圆柱形硅通孔的二维解析电容模型

精确提取三维芯片中硅通孔(Through Silicon Via,TSV)电容在三维芯片设计中至关重要.使用后钻孔工艺(Via-last technology)制造的TSV将贯穿导体层,使得TSV和互连线之间的耦合电容需要精确建模.文中提出的解析公式方法可以快速提取圆柱形TSV与互连线间的二维耦合电容.对于较短的互连线,文中采用基于最小二乘拟合得到的解析公式,而对于较长的互连线,使用基于电场模拟得到的解析公式.数值实验表明和商业软件Raphael相比,文中方法可以在结果误差不超过9.1%的情况下获得至少三千倍的加速.     

磁通门磁强计感应回路的稳态解析模型

针对磁通门磁强计感应回路中调谐电容对灵敏度的影响,提出了磁通门感应回路的分段解析稳态模型,计算了不同调谐电容值时的感应电流波形及峰-峰值.计算与实验的对比表明,感应波形之间相关系数均大于0.98,峰-峰值p平均计算误差小于3%.调谐电容在±8%内变化时,引起的磁通门灵敏度变化为大于37%.本文提供的磁通门感应回路稳态模型能够用于精确描述输出电流性质,为研究磁通门系统的温度稳定性提供分析和参考.     

集成电容式传感器的理论模型研究

研究一种与CMOS工艺兼容的梳状电极结构电容式传感器,对其敏感电容的变化量进行理论推导,建立了一种简单的解析模型,并使用Ansys软件仿真验证。利用该解析模型能够直观的分析各种参数变化对敏感电容变化量的影响,对芯片设计、制作及测试等具有参考意义。     

面向最大串扰噪声的测试生成方法

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路的影响越来越大,并可能使得电路在运行时失效.为此提出一种面向受害线上最大串扰噪声的测试生成方法,该方法基于多串扰脉冲故障模型,能够有效地模型化故障并生成合适的向量.为了能够激活尽可能多的侵略线以造成受害线上的最大脉冲噪声,首先将测试生成问题转化为一个加权的最大可满足问题,再使用解题器求解,以得到测试向量;此外,将子通路约束加入到可满足问题的描述之中,以保证所有被激活的侵略线能够同时跳变.针对ISCAS89电路的实验结果显示,文中方法适用于较大规模电路的串扰噪声测试,并且具有可接受的运行时间.     

传感器特性的线性化处理与非线性误差

本文研究了传感器特性的各种线性化处理方法和对应的非线性误差。曲线逼近拟合方法包括理论拟合、过零旋转拟合、端点连线拟合和端点连线平移拟合;线性回归拟合则介绍了基于最小二乘原理的统计辨识拟合方法。以变间隙武电容传感器为例推导了各种拟合方法的直线方程和非线性误差的计算公式;设计制作了实验系统,给出了实验结果。结果表明,线性回归拟合和过零旋转拟合与端点连线平移拟合的非线性误差相同,但线性回归拟合方法能够处理包括其它确定因素和不确定因素在内的误差,能够给出传感器的精度指标。     

扭摆式MEMS电容加速度计动态性能分析

针对扭摆式MEMS电容加速度计的结构及功能特点,建立系统特征模型,从检测质量、弹性梁、固定端和检测电极等方面详细探讨器件工作原理及动态性能,并通过数学推导得出系统刚度、转动惯量、扭转系数和阻尼系数的解析公式.针对一组特定的结构参数,在气体压强为1标准大气压和100 Pa时,对具有不同厚度薄膜气体的系统动态性能进行分析....     

多变量分数阶滞后系统预测控制参数解析调优

提出了一种针对各子系统由一阶加分数阶滞后模型描述的多变量系统模型预测控制参数解析调优方法.首先推导了多变量分数阶滞后系统的状态空间模型;其次,基于该模型构建模型预测控制优化问题,并获得了控制信号的解析表达式;再次,对闭环控制系统进行解耦分析,揭示了模型预测控制器参数与系统闭环性能间的定量关系,通过将参数调优问题转化为极点配置问题,得到能够保证闭环系统性能的模型预测控制器参数取值的解析表达式;最后通过仿真实验验证了本文所设计的参数解析调优算法的有效性.     

一种基于可观测标准型的模型降阶算法

模型降阶方法在大规模集成电路的仿真中有着广泛的应用.由于对互联网络提取寄生参数后电路的规模巨大,使用传统的电路仿真方法将会消耗大量的资源,而模型降阶使得仿真计算量显著减小的同时精度并没有多少损失.文章针对互连线网络的MNA(Modified Nodal Analysis)矩阵通常可观测性较弱的特点,提出了一种基于可观测标准型的模型降阶算法:MOROC.文中推导证明了该算法能够匹配原系统的前q个矩,且具有形式简单和容易检验稳定性的特点.并给出了应用该算法对耦合互连线的降阶建模和仿真结果.     

基于随机行走电容提取且保证准确度的线网时延计算方法

从随机统计原理出发,考虑基于随机行走电容提取的多端线网时延计算,提出保证准确度的多端线网自适应互连时延计算方法.首先推导了互连时延的随机误差与随机行走电容提取结果误差的依赖关系,给出了时延误差的理论上限;然后提出了基于误差上限估计和基于误差微调的2种自适应互连时延计算策略,它们根据用户指定的时延误差阈值自动调整执行随机行走电容提取的精度设置与次数,并通过"断点续算"提取技术缩短整体计算时间.对实际电路版图中互连线网结构进行计算的实验结果表明,该方法能够保证时延结果的准确度,而基于误差微调的自适应策略比基于误差上限估计的策略效率更高,在确保时延误差可控的同时使包含电容提取的总计算时间最短.     

基于启发式规则的流式日志事件提取方法

日志事件提取指将非结构化的日志消息解析为系统中对应的事件,是多数日志分析中必不可少的前置工作.传统的日志事件提取以批处理方法为主,需要等待所有日志数据到达再进行处理,实时性不佳.能够进行实时日志采集并处理的流处理方法逐渐成为主要研究方向,但已有的流处理方法在解析模型的构建方面存在缺陷,准确性不够高.针对上述问题,提出了...     

工艺参数变动下的三维互连电容快速模式建库方法

针对工艺不稳定性所带来的三维互连电容模式提取耗时激增的问题，提出一种增量式快速模式建库方法．该方法基于直接边界元计算，在2个紧邻工艺变动组合计算中，仅对前一组合计算所得的系数矩阵与右端项作局部修改，并取经预测修正的结果作为初值迭代提取后一工艺变动组合的电容，有着很高的精度和较高的加速比．     

复杂3D寄生电容器的虚拟多介质切割

虚拟多介质是一种基于直接边界元的寄生电容快速提取方法。介绍复杂互连寄生电容器的结构及对其实现虚拟多介质切割的方法。实际算例表明，该算法可靠，并有较高效率。     

3D互连电容快速提取的新途径——介质积木库法

引入介质积木的概念，可方便地对三维互连结构作预处理以形成介质积木库，从而提高电容提取速度，介质积木库法只需借助工艺描述文件，即可处理包括保形介质和非正交互连等复杂结构，数值计算表明：基于介质积木库的电容提取算法在同等精度下比SpiceLink算法快30倍以上。     

3-D寄生电容直接边界元提取的预条件方法

集成电路密度的不断提高对寄生电容提取的精度和速度提出了越来越高的要求,文章应用直接边界元法提取互连电容,对一种GMRES预条件算法做出修改并应用于实际计算中。两个典型算例的理论分析和实际计算表明,这种预条件方法可以降低方程的迭代次数约30%,明显减少方程求解时间。     

A Parallel Implementation of a Fast Multipole-Based 3-D Capacitance Extraction Program on Distributed Memory Multicomputers

Very fast and accurate 3-D capacitance extraction is essential for interconnect optimization in VLSI ultra-deep sub-micron designs (UDSM). Parallel processing provides an approach to reducing the simulation turn-around time. This paper examines the parallelization of the well-known fast multipole-based 3-D capacitance extraction program FASTCAP, which employs new adaptive and preconditioning techniques. To account for the complicated data dependencies in the unstructured problems, we propose a novel generalized cost function model, which can be used to accurately measure the workload associated with each cube in the hierarchy. We then present two adaptive partitioning schemes, combined with efficient communication mechanisms with bounded buffer size, to reduce the parallel processing overhead. The overall load balance is achieved through balancing the load at each level of the multipole computation. We report detailed performance results on a variety of distributed memory parallel platforms, using standard benchmarks on 3-D capacitance extraction.     

Scalable network-on-chip architecture for configurable neural networks

Providing highly flexible connectivity is a major architectural challenge for hardware implementation of reconfigurable neural networks. We perform an analytical evaluation and comparison of different configurable interconnect architectures (mesh NoC, tree, shared bus and point-to-point) emulating variants of two neural network topologies (having full and random configurable connectivity). We derive analytical expressions and asymptotic limits for performance (in terms of bandwidth) and cost (in terms of area and power) of the interconnect architectures considering three communication methods (unicast, multicast and broadcast). It is shown that multicast mesh NoC provides the highest performance/cost ratio and consequently it is the most suitable interconnect architecture for configurable neural network implementation. Routing table size requirements and their impact on scalability were analyzed. Modular hierarchical architecture based on multicast mesh NoC is proposed to allow large scale neural networks emulation. Simulation results successfully validate the analytical models and the asymptotic behavior of the network as a function of its size.     

多孔平面的快速边界元划分

在 3D VL SI互连寄生电容的边界元素法计算中 ,多孔平面的边界元划分是十分困难的问题 .文中提出一种快速划分多孔平面边界元的方法 ,它可高效处理非正交几何边界形状 ,形成规则的梯形元 .与全局扫描线法相比 ,有较高的划分速度、计算速度与精度     

保形（Conformal）结构互连电容的BEM模拟

介绍了一种基于扫描线的复杂保形介质结构快速生成算法,该算法应用多边形的扩展运算和集合运算形成保形介质,同时处理保形介质听 凹槽,并已实现了边界元素法三维互连寄生电容提取软件B3D中,数值结果表明,该算法可靠,并有很高效率。     

尺度变换在互连线高阶模型仿真中的应用

Wang氏RC互连线模型的状态方程避免了矩阵求逆,传递函数采用巧妙的递归算法,使互连线的高阶仿真得以可行。但是在用MalLab做高阶仿真中,当在传递函数向状态方程转换以及用传递函数作阶跃响应和波特图时还是会发生困难。研究表明,困难来自互连线电容C值太小以及仿真阶数过高。对于高阶仿真,增大电容C值是解决发生困难的唯一途径。经过证明,增大电容C值等同于对频率进行尺度变换。电容C值扩大后,对阶跃响应图的时间轴进行同比例缩小或波特图的频率轴进行同比例扩大,即可得到原图。     

Direct extraction method of HEMT switch small‐signal model with multiparasitic capacitive current path

It has been found that the analytical extraction methods cannot be applied to the usual test structure of the switch high electron‐mobility transistor (HEMT) with a large‐value gate grounded resistor. The significant effect of the precise multicapacitive current path on switch model precision has also been found. The multicapacitive current path here is different from the seemingly similar hypothesis proposed for the distributed parasitic effects at high frequencies (eg, D‐band). In fact, for switch based HEMT, it is important to distinguish between the capacitive current paths accurately even at relatively low frequencies. Due to the existing of the large gate resistance, the usual capacitance mix decreases the accuracy of the switch model significantly. Thus an analytical method has been developed to calculate parasitic capacitances (the capacitance to ground and the interelectrode capacitance) through full‐wave electromagnetic analysis. For practical applications and further verification, the whole HEMT switch small‐signal models and the direct extraction methods are presented. The simulated results fit well with the measurements up to 40 GHz.