SRAM型FPGA SEU缓解与验证技术分析

SRAM型FPGA产品在空间应用中易受单粒子翻转(SEU)影响而产生系统失效。分析了FPGA器件SEU的故障模式,并结合工程实践对三模冗余(TMR)技术、纠错编码(EDAC)技术、配置刷新技术三类FPGA单粒子效应缓解措施和基于故障注入的验证手段进行了研究和比较分析,阐述了不同技术的适用范围和优缺点,给从事空间应用系统的设计和测试人员提供参考。     

基于BIST的SRAM型FPGA测试技术分析

深入研究和探讨FPGA芯片测试技术,这是生产者确保制造出高效可靠芯片的重要前提。因为FPGA具有可重复的编程性,这种方法在编程中,将在FPGA内部资源共同划分成为多个不同的内建自测试模块,通过多次配置和测试,对各个BIST模块测试路径进行更换,从而达到完全测试FPGA内部资源的效果。     

SRAM型FPGA单粒子翻转失效率自动测试系统设计与实现

在航天应用时,辐射易敏SRAM型FPGA因单粒子翻转导致的在轨失效率必须满足设计要求;针对该在轨失效率的地面测试预计难题,提出了一种基于单粒子翻转空时特性仿真的自动注入测试方案,通过静态翻转截面测试和失效错误比的动态注入测试两个步骤,得到FPGA加载不同应用时的动态翻转截面;提出失效映射函数的概念,对测试原理进行了合理性解释;引入了时间维恒定失效概率特性,提出了一种注入集缩减方法,在确保单粒子翻转空时特性仿真的真实性的基础上,加快了测试速度;与高能粒子束流实验的结果对比表明,该自动测试系统测试结果的可信度达到了90%左右.     

SRAM型FPGA单粒子辐照试验系统技术研究

单粒子辐射效应严重制约FPGA的空间应用,为提高FPGA在辐射环境中的可靠性,深入研究抗辐射加固FPGA单粒子效应评估方法,设计优化单粒子效应评估方案,开发相应的评估系统,提出基于SRAM时序修正的码流存储比较技术和基于SelectMAP端口配置回读技术。借助国内高能量大注量率的辐照试验环境,完成FPGA单粒子翻转（SEU）、单粒子闩锁（SEL）和单粒子功能中断（SEFI）等单粒子效应的检测,试验结果表明,该方法可以科学有效地对SRAM型FPGA抗单粒子辐射性能进行评估。     

基于BIST的SRAM型FPGA故障测试

从生产者角度对FPGA芯片测试技术进行深入而全面的研究,是保证制造出高可靠性芯片的一个重要前提。由于FPGA具有可重复编程性,该方法通过编程将FPGA内部资源划分为多个内建自测试（BIST,built in self test）模块,然后多次配置改换每个BIST模块中各个组成部分的角色和测试路径,进而达到对FPGA内部资源完全测试的目的。由于给出的方法是将内部资源作为一个整体来测试,所以FPGA的可编程逻辑资源和互连资源的测试问题可同时进行,继而有效地减少编程难度和测试时间。最后的实验结果表明该方法的有效性。     

用单片机实现SRAM工艺FPGA的加密应用

首先对采用SRAM工艺的FPGA的保密性和加密方法进行原理分析，然后提出一种实用的采用单片机产生长伪随机码实现加密的方法，并详细介绍具体的电路和程序。     

基于SRAM型FPGA的SEU敏感性研究

目前星载信号处理平台中大量使用商用芯片,但商用芯片抗辐射能力较弱,在空间环境下常出现单粒子翻转(Single Event Upset,SEU),从而造成系统功能紊乱,甚至中断。提出以星载信号处理平台中大量使用的SRAM型FPGA为研究对象,采用故障注入的方式研究FPGA中不同硬件资源对于SEU效应的敏感性问题。根据不同资源对SEU效应表现出不同敏感性的结论,可在SRAM型FPGA的抗SEU防护上进行有针对性的设计。     

航天用SRAM型FPGA定时刷新控制电路应用研究

为解决SRAM型FPGA在空间环境应用中单粒子翻转的问题,提出一种基于我国自主研制的定时刷新芯片（BSV2）的硬件设计方法。介绍了定时刷新器件BSV2及其基本刷新原理,同时以XC2V3000为例设计了刷新器件的典型应用电路,并对刷新的时序及有效性进行了测试验证。测试结果表明,定时刷新器件可以有效修复SRAM型FPGA的单粒子翻转及单粒子翻转造成的功能中断,提高了产品的可靠性。     

十六位单片机IP研究与FPGA实现

随着集成电路IC的快速发展,SoC已成为超大规模集成电路的发展趋势和新世纪集成电路的主流。由于其电路具有高复杂性,为了满足缩短开发周期和降低成本的要求,SoC的设计实现必须采用基于IP复用的设计方法。IP核的开发是SoC这种设计方法的关键和基础。本文主要以现在广为使用、功能强大的十六位单片机为模型,介绍可复用IP核的设计方法和流程,采用Verilog硬件描述语言,并用FPGA实现。     

Virtex-5系列SRAM型FPGA单粒子效应重离子辐照试验技术研究

针对SRAM型FPGA在空间辐射环境下易发生单粒子效应,影响星载设备正常工作甚至导致功能中断的问题,开展了SRAM型FPGA单粒子效应地面辐照试验方法研究,提出了配置寄存器和BRAM的单粒子翻转效应测试方法,并以Xilinx公司工业级Virtex-5系列SRAM型FPGA为测试对象,设计了单粒子效应测试系统,开展了重离子辐照试验,获取了配置寄存器、BRAM以及典型用户电路三模冗余前与三模冗余后的单粒子翻转效应试验数据和器件单粒子闩锁试验数据,最后利用在轨预示分析软件针对高轨环境进行了在轨翻转率分析计算,可为该器件的空间应用辐射敏感性分析提供基础数据与加固设计指导。     

一种SRAM型FPGA单粒子效应加固平台设计

针对大规模集成电路在空间环境的应用需求,介绍了目前国内外针对FPGA的抗辐射加固的研究现状,对空间辐射和单粒子效应进行了简单描述,分析了SRAM型FPGA的结构和故障特点,提出了一种基于高可靠单元针对Xilinx Kintex-7系列FPGA进行配置、监控、回读校验和刷新的单粒子翻转加固硬件平台设计。介绍了对Kintex-7系列FPGA进行防护的流程和故障注入测试系统的组成,该平台已经在某项目中得到应用并通过了功能测试和相关环境试验,为大规模集成电路在空间应用提供了设计参考。     

基于SRAM型FPGA的实时容错自修复系统设计方法

为提高辐射环境中电子系统的可靠性,提出了一种基于SRAM型FPGA的实时容错自修复系统结构和设计方法。该设计方法采用粗粒度三模冗余结构和细粒度三模冗余结构对系统功能模块进行容错设计;将一种细粒度的故障检测单元嵌入到各冗余模块中对各冗余模块进行故障检测;结合动态部分重构技术可在不影响系统正常工作的前提下实现故障模块的在线修复。该设计结构于Xilinx Virtex誖-6 FPGA中进行了设计实现,实验结果表明系统故障修复时间和可靠性得到显著提高。     

基于FPGA快速位同步的实现

介绍了传统的超前一滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步.阐述了实现方案和模块设计,并用VHDL语言编程实现,maxplusⅡ下编译、综合、仿真、下载到FPGA芯片.仿真及实验表明:位同步建立时间只需一个码元周期_位同步快速实现.     

高性能SRAM的设计与实现

以延时和功耗为指标,对64KB SRAM进行了整体设计和实现.把解码器中传统的CMOS静态门修改成SCL和预充电门,提高了解码器速度;提出64∶72的ECC编码方案,减少了电路尺寸和单元数;通过电容副本列产生灵敏放大器使能信号,提高了系统的灵活性.通过TT晶体管仿真,设计的SRAM延时是653.7ps,功耗是11.3mw.与主流设计方案相比,延时得到了明显的改善.     

模拟电路在线故障检测与诊断的FPGA实现

选择节点电压、幅频特性和相频特性构成故障特征向量集,并根据多通道宽带数据采集接口和驱动程序,给出全数字式的正交幅相特性实时检测方法。利用网络分析与信息融合技术,设计一种模拟电路在线检测和诊断方案,并在现场可编程门阵列硬件系统中进行实现,以解决诸多模拟电路故障诊断算法缺乏测试平台而停留在仿真阶段的问题。实例分析结果表明,该系统可有效识别电路软故障,在存在元件容差的情况下,其识别准确率高达96％,时间消耗低于60ms。     

基于FPGA实现的DSP远程在线编程

本文介绍了一种新的使用串行通信进行DSP远程在线编程方法.对设计中的主要技术DSP与PC机的串口通信、Flash编程以及DSP自引导等进行了详细介绍.结合TI公司的TMS320VC33处理器,阐述了具体的实现方法.     

基于FPGA实现的DSP远程在线编程

本文介绍了一种新的使用串行通信进行DSP远程在线编程方法。对设计中的主要技术DSP与PC机的串口通信、Flash编程以及DSP自引导等进行了详细介绍。结合TI公司的TMS320VC33处理器,阐述了具体的实现方法。     

星载计算机SRAM抗单粒子多位翻转技术

为提高传统纠检错（error detection and correction , EDAC）模块对星载SRAM 中单粒子多位翻转（multiple bit upsets , MBU ）的纠错率,提出一种能同时纠正多比特位翻转的技术,称为数据交错技术。参照版图交错法的原理,在FPGA的软件设计等级实现数据的交错存储,将单粒子的多位翻转分离后,分别通过EDAC模块纠正。仿真结果表明,该数据交错技术与（12,8）汉明码及（21,16）汉明码结合后,可将传统EDAC模块对单粒子引起的两位及三位翻转的纠错率从53?69％及28?91％提升至99?82％,以较低代价,实现了MBU大部分翻转形式的纠正。     

DSP互连分析与FPGA实现

比较了多种DSP芯片的互连性能,给出了一种简单高性能DSP网络结构.针对构成DSP网络通讯接口的链路口,分析其基本特点,并且提出了在FPGA中实现的设计原理.最后给出了设计仿真图和硬件实现性能,该设计已经稳定地应用于多个系统,为多DSP系统集成增加了灵活性.     

SER-Tvpack:基于软错误率评估的SRAM型FPGA的装箱算法

为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate,SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability,EPP)和节点错误率(node error rate,NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block,CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法FTvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.