基于DDS＋PLL的X-Band信号源设计

将DDS和PLL技术结合起来,采用DDS直接激励PLL的混合频率合成方案完成了X波段微波变频信号源的设计,一定程度上解决了频率分辨率、频率转换速度和相位噪声的问题,并完成了实机研制、系统联调试验和测试。结果表明,输出信号的频谱和相噪特性良好,达到了预期的要求。     

一种新型扫频仪的设计

选用了一种基于DSP与FPGA结构的新型射频扫频仪的设计方案,重点讨论了其扫频信号源的设计.分析了频率合成技术的发展趋势,介绍了PLL技术和DDS技术的原理,并在此基础上给出了以PLL+DDS方式实现的扫频信号源设计.     

基于DDS＋PLL的宽带扫频源的设计与实现

介绍了DDS＋PLL技术的宽带扫频信号源的设计与实现。采用ADI公司的DDS芯片AD9858和Hittite公司的HMC440,FPGA控制DDS产生中心频率200M,带宽0～75MHz可变的线性扫频信号,采用DDS激励锁相环的锁相倍频技术将200M信号倍频到1.6GHz。实验证明：该方案设计的扫频源具有较高的频率分辨率和频率精确度,同时具有较好的杂散抑制,满足雷达系统应用的要求。     

混合式频率合成技术在提高频谱纯度与扩频速度上的应用研究

单纯的DDS技术在与PLL技术在频率合成应用中各有优缺点，采用混合式频率合成技术可以将两者结合，做到取长补短。利用DDS激励PLL混合式频率合成技术实现了一种频率纯度较高、可快速数字扩频的频率合成器，并对设计过程中的问题进行了讨论。得到了优于传统技术的测试结果和频谱图。     

基于AD9898的UHF波段频率合成器设计

介绍了DDS＋PLL系统的信号产生原理,给出了采用直接数字频率合成器AD9898来激励AD4113锁相环模块等高集成度芯片,进而设计UHF波段频率合成系统的硬件实现原理和主要电路设计方法。该UHF波段频率合成系统的频带为1-2GHz,主要应用于穿墙雷达系统。     

基于DDS激励PLL宽带低杂散频率合成器

在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PLL技术实现的宽带频率合成器,可有效改善杂散抑制指标。设计所得到频率合成器频率范围为4 GHz~8 GHz,步进为100 kHz,杂散抑制指标可以满足全频段≤-70 dBc。     

基于FPGA的新的DDS+PLL时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性,提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表,即避免使用ROM,采用滤波的方法得到正弦波。     

基于ADF4360-7的宽带雷达信号源设计

通过分析数字直接合成技术(DDS)和锁相环技术(PLL)的各自性能特点,介绍了一种采用DDS输出的低频段线性调频信号作为PLL激励源的方案来产生高频段线性调频信号,并指出了设计中需要注意的事项。在该系统中采用AD I公司新推出的芯片ADF4360-7芯片设计锁相环路,ADF4360系列芯片内部集成了VCO,这是ADF4360的一大新的特点。通过该系统实现的宽带雷达信号作为UHF雷达的信号源,其输出频率范围为590.769 MHz~609.231 MHz。     

基于DDS+PLL技术的高频时钟发生器

针对直接数字频率合成(DDS)和集成锁相环(PLL)技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生嚣方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

以DDS为参考的PLL在现代电台设计中的应用

介绍了DDS(直接数字频率合成)技术及PLL(锁相环)频率合成技术的工作原理及特点,给出了现代电台设计中基于DDS的频率合成器的设计方案.采用DDS输出作为参考的PLL频率合成器非常适合用做现代电台的本振.     

现代频率合成技术的发展与趋势

简要介绍了频率合成技术的发展历程,对目前典型的几种频率合成体制,如直接模拟式频率合成技术（DAS）、间接锁相式频率合成技术（PLL）和直接数字式频率合成技术（DDS）分别进行分析、研究。重点展望了频率合成技术的发展趋势及相关应用。     

基于DDS内插PLL的设计分析

对目前常用的几种频率合成方式进行了简单介绍,阐述了直接频率合成、间接锁相环合成(PLL)以及DDS与PLL相结合的多种频率合成方式的优缺点,并着重讨论了DDS内插PLL的频率合成方法。详细阐述和分析了DDS内插PLL频率合成方式的实现方案及关键技术。针对DDS固有杂散讨论了DDS滤波器的设计并得出指导性结论。给出应用于实际电路的测试结果,证实了文中分析的正确性和实用性。     

锁相环在捷变频率合成中的应用

捷变频率合成是雷达、通信、电子对抗等领域中极为重要的技术。锁相频率合成（PLL）具有比DDS更优秀的杂散抑制能力,常用于捷变频率合成。本文介绍了捷变合成常用方法,分析了PLL的原理及PLL频率捷变的影响因素。最后讨论了PLL在捷变频率合成中的基本方法,并分别举例说明其特点,对捷变频率合成的研究有很高的参考价值。     

基于DDS的电路板检测仪信号源设计

针对某型导弹测试设备电路板检测仪激励信号源具体要求,采用了基于直接数字频率合成技术（DDS）的信号发生器设计方法,介绍了DDS的工作原理,详细阐述了基于FPGA设计DDS信号发生器的主要环节和实现的方法。采用了硬件描述语言Verilog HDL,完成了信号发生器的电路设计和功能仿真,并通过DE2—70开发板结合嵌入式逻辑分析仪Signal—Tap Ⅱ进行了分析验证。实验结果表明,该信号发生器能较好地产生所需激励信号,具有较高的实用价值。     

基于DDS+PLL的低相噪频率合成器设计

为了解决传统信号源输出信号种类单一、频率固定、实时调节能力差、噪声大等问题，设计了基于DDS和PLL的频率合成器，该频率合成器以FPGA为控制单元，选用DDS芯片AD9910，以及低噪声数字鉴相芯片ADF4108，用DDS直接激励PLL，能够稳定输出高达2.85ＧＨｚ的信号，该频率合成器具有多种波形输出，频率、相位可变，可实时调频调相等功能。经测 试，相位噪声优于-116ｄＢｃ/Ｈｚ＠1ＭＨｚ，满足实际应用需求。     

基于PE3336设计2．4GHz信号源发生器

在无线通信系统的开发中2.4GHz是应用最为广泛的一种频段,由于DDS频率合成器急待解决输出频率上限的提高和寄生输出的抑制技术难题,对于频率较高的高质量信号源发生器目前往往只能基于PLL(锁相环)来实现。文章简要介绍了3.0GHz整数分频集成锁相环PE3336的原理,详细介绍了基于该芯片设计一个高精度、低杂散的2.4GHz信号发生器;并介绍了电磁兼容性考虑的重要性和实施方法。     

C频段频率合成器设计

DDS与PLL的组合方式通常有两种,PLL内插DDS和DDS激励PLL的组合方式。本文充分利用了这两种方式的优点,实现了一种能完全覆盖C频段的宽带低相位噪声频率合成源设计。首先在理论分析的基础上给出了设计方案,然后对其可行性进行了论证,最后用实验结果证明了该方案的正确性。     

采用DDS技术的高性能雷达信号源

直接数字频率合成（DDS）是一种新的频率合成方法，具有频率分辨率高，切换速度快等优点，本文介绍了DDS原理和杂散性能，并从实际应用出发，设计出高性能的多种信号源。     

用DDS激励的双环频率合成器

首先提出两种DDS和PLL相结合的频率合成方案,然后介绍DDS芯片AD9850的基本工作原理、性能特点及引脚功能,给出以它作为参考信号源的双环频率合成器实例,并对该频率合成器的硬件电路和软件编程进行了简要说明。