深亚微米芯片设计的研究

为了满足深亚微米芯片的高速性能,一方面要精确地定位电路各部分的延迟模型,另一方面必须把实际布图后互连延迟信息返标到逻辑综合环境。研究了亚微米芯片设计中的时序模型,线网的负载模型及ＥＤＡ工具上的实现过程,并给出了设计流程。     

多端互连线网络布线时延的研究

互连线时延是集成电路设计中非常重要的影响因素。本文根据Elmore延迟模型推导出多端互连线的延迟估算公式，得出了在满足设计规则的前提下，多端互连线网络应尽量遵守的布线规则，即互连线之间不要有重叠，且从源点到每个终点都要走最短的曼哈顿路径。这种布线规则可以在不增加芯片面积的基础上使互连线时延减少，这对指导高速IC芯片的版图设计有重要的理论和实践指导意义。     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

0.18 μm CMOS工艺下的互连线延迟和信号完整性分析

随着深亚微米工艺技术条件的应用和芯片工作频率的不断提高 ,芯片互连线越来越成为一个限制芯片性能提高和集成度提高的关键因素 :互连线延迟正逐渐超过器件延迟 ;互连线上信号传输时由于串扰引起的信号完整性问题已成为深亚微米集成电路设计所面临的一个关键问题。文中分析了芯片中器件和互连线的延迟趋势 ,模拟分析了 0 .1 8μm CMOS工艺条件下的信号完整性问题。     

高速数字系统背板设计技术

高速背板是高速数据通信和电信设备的主要组成部分。不同于一般电路板的是．这些背板具有大尺寸，高速率高密度．重负载、信号线拓扑结构复杂连接器密集、加工工艺难度大等特点。因此高速系统背板的设计必须面对互连延迟引起的时序问题、信号串扰、传输线效应、噪声等信号完整性设计问题及电源分配设计．EMC／EMI控制等技     

ASIC设计中的静态时序分析技术

随着工艺线宽的减小,时序问题开始主导集成电路设计。为了解决全芯片的互连延时,需要全芯片分析和优化。PrimeTime 是Synopsys 公司全芯片和门级静态时序分析工具。PrimeTime 用来分析大型同步数字专用集成电路。静态时序分析是一种彻底的分析、调试、验证设计的方法。     

嵌入式视频系统中高速信号完整性分析

在高速数字系统设计中,信号完整性（SI）问题以及互连延迟引起的时序问题致关重要。分析了嵌入式视频系统高速数字的信号完整性问题,使用串行端接和分支总线拓扑解决信号完整性问题,通过Protel DXP 2004进行SI仿真验证;并以DM642与SDRAM之间的时序为例,对信号时序进行分析。     

高速视频系统中的时序分析及仿真

在高速视频系统中,信号完整性问题及互连延迟引起的时序偏移和紊乱可能导致设计失败,尤其是随着系统时钟频率的提高,数据的有效读写时间窗口越来越小,若要得到可靠的读写数据,需要进行精确的时序计算和分析.文章详细推导了系统时序所满足的约束条件,描述了如何通过仿真来指导实际布线,并举例说明了在实际系统布线中约束规则的设置.     

双频双系统导航芯片的时钟树分析和设计

在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分.以SMIC 0.13 μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构.结果表明,利用此方法得到的时钟树结构能取得更优的结果.     

一种云服务器互连芯片交叉开关的设计与实现

在高端云服务器系统中,计算节点间的互连芯片通过Cache一致性协议将多计算节点互连组成分布式和共享内存空间系统,对接口传输速率和路由交换效率要求较高。文中通过分析Cache一致性协议报文的传输特点和互连网络转发需求,设计实现了一种互连芯片的高阶非对称交叉开关。设计通过了系统级的仿真验证,基于FPGA实现的云服务器互连芯片原型验证系统进行了实际带宽测试和芯片带宽匹配优化。互连芯片流片后的系统实测结果表明,满足功能要求,互连网络处理模块延迟8. 75ns,吞吐率65. 03%,达到了设计目标。     

基于Montgomery模乘的RSA算法VLSI实现

介绍了一种基于可伸展的Montgomery模乘结构的1024位RSA加解密芯片实现。设计采用的新型心动阵列结构，可以有在有效控制芯片面积的前提下，极大地提高运算频率，从而提高运算速度。经过ModelSim仿真和Design Compiler综合，与当前已发表的RSA芯片设计相比，该设计在面积和速度上均有优势。     

JAGUAR: a fully pipelined VLSI architecture for JPEG imagecompression standard

In this paper, we describe a fully pipelined single chip VLSI architecture for implementing the JPEG baseline image compression standard. The architecture exploits the principles of pipelining and parallelism to the maximum extent in order to obtain high speed and throughput. The architecture for discrete cosine transform and the entropy encoder are based on efficient algorithms designed for high speed VLSI implementation. The entire architecture can be implemented on a single VLSI chip to yield a clock rate of about 100 MHz which would allow an input rate of 30 frames per second for 1024×1024 color images     

一种高速实时定点FFT处理器的设计

本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案，作者在这种高速FFT设计时选择的特点基于Radix4DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构，另外由于FFT基4运算的复杂性，所以在设计基4运算单元、数据通道中串并转换、运算数据的立齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是；尽可能地能够进行高速的FFT运算，本文针对1024点、16bits位长、定点数、复数点进行运算；考虑到芯片外围接口的问题，希望外围能够尽量方便用户使用，所以在外围数据、状态和控制线上比较精简，从而把复杂的控制部分转移到芯片内部实现。     

An ECL 100K-compatible 1024/spl times/4 bit RAM with 15 ns access time

An ECL 100K-compatible 1024/spl times/4 bit RAM with 15 ns access time, 900 mW power dissipation, and a chip size of 18.3 mm/SUP 2/ has been developed for caches and control memories of high-performance computer systems. The 1K/spl times/4 organisation mode combines the lower cost per bit of a 4K-bit device with the higher memory-module design flexibility of a 1K word unit. The excellent speed performance together with the high packing density have been achieved by using an oxide isolation technology with oxide-walled emitters in conjunction with novel circuit techniques.     

基于USB 2.0的同步数据采集系统的设计

针对当前工程中数据采集要更快更精确的要求,提出了一种新的数据信号采集系统。他采用的方法是利用USB 2.0接口芯片CY7C68013A和AD7658来实现同步多路数据采集以及与计算机间的通信。实验结果说明,该系统数据传输效率高、工作稳定,很好地满足设计要求。这种设计方法不但切实可行,且具有同步、高速、电路简单等特点,可以满足多种工程设计的要求,是一种很值得推广的数据采集方法。     

RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用.文中对Montgomery模乘算法进行了分析和改进,提出了一种新的适合于智能卡应用的高基模乘器结构.由于密码协处理器采用两个32位乘法器的并行流水结构,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数,从而可在智能卡中实现RSA的数字签名与认证.实验表明:在基于0.35μm TSMC标准单元库工艺下,密码协处理器执行一次1024位模乘需1216个时钟周期,芯片设计面积为38k门.在5MHz的时钟频率下,加密1024位的明文平均仅需374ms.该设计与同类设计相比具有最小的模乘运算时钟周期数,并使芯片的面积降低了1/3.这个指标优于当今电子商务的密码协处理器,适合于智能卡应用.     

USB在数据采集系统中的应用

USB接口以其即插即用、安装方便、高带宽、易扩展、传输速度快等优点,在PC及其外围设备接口中得到了普遍的应用,但其实际传输速度远远达不到理论上的最高速度。本文设计了一个以FPGA为主控制器,以CY7C68013A为接口芯片的数据采集系统。接口芯片工作在GPIF主控模式下,保证了数据传输的高速度,FPGA作为数据处理模块,保证了数据的正确性,从而使系统可以实现高速准确的数据传输。本系统所能达到的最高数据传输速度为37Mb/s。     

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

CCD相机系统设计集成化解决方案

CCD相机系统的设计是一个复杂而又精准的设计过程.它涵盖了光电转换、时序产生、控制、A/D转换、数据采集、存储、传输、显示等一系列的内容.传统的设计用离散的元件搭建电路,存在功耗高,电路复杂而庞大的缺点.随着大规模的集成电路的技术飞速的发展,专用集成芯片的广泛应用,使得相机电路的设计趋向片上设计成为可能.展示了如何应用专用集成芯片优化传统的CCD相机系统并应用usb2.0接口芯片进行图像数据的高速传输.     

高速分组密码芯片设计技术

随着电子商务和宽带网的普及,高速密码芯片的应用越来越广泛。介绍了分组密码芯片的设计原理和设计流程,并给出了高速分组密码芯片的设计方法。通过实际密码芯片设计,验证了方法的有效性。