面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

一种低功耗BIST测试产生器方案

低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案，该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑，对LFSR的输出和时钟进行调整，从而得到了准单输入跳变的测试向量集，使得待测电路的平均功耗大大降低，给出了以ISCAS'85/89部分基准电路为对象的实验结果，电路的平均测试功耗降幅在54．4％－98．0％之间，证明了该方案的有效性。     

用一个初始状态生成伪穷尽测试集

本文给出了一种适合于级敏扫描方法（ＬＳＳＤ）的伪穷尽测试集生成方法。通过测试码生成电路中增加状态跳变控制电路，使得只需要一个初始状态就可生成整个伪穷尽测试集。由于这个特点，消除了必须在ＲＯＭ中存储多个初始状态的要求，从而简化了测试控制电路及测试过程。     

ASIC可测试性设计技术

可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展,详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法,优缺点及使用范围。其中,着重论述了扫描技术和内建自测试技术。     

数字集成电路测试中测试矢量的生成

引言电路的日益复杂和集成度的不断提高,测试已成为集成电路设计中费用最高、难度最大的一个环节。本文主要讨论了测试中伪随机测试矢量的生成,并提出了改进其周期的办法,从而能大大提高故障的覆盖率。最后通过硬件描述语言Verilog在QuartusⅡ软件下进行仿真,验证了其正确性。     

集成电路低峰值功耗研究

随着手持设备的兴起和芯片对晶片测试越来越高的要求。内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析。并提出了折叠种子优化降低节点峰值功耗模型，通过调整种子结构和测。试向量的相关性的办法来避免过高的SoC测试峰值功耗，采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用，使得测试时测试向量的输入跳变显著降低．从而大幅度降低节点的峰值功耗。实验结果表明。该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST。实现方案．其硬件主要由反馈网络可编程且种子可重置的LF—SR和映射逻辑两部分构成。给出了一种全新的LPSR最优种子及其反馈多项式组合求取算法，该算法具有计算简单且容易实现的特点。最后。使用这种BIST、方案实现了SoC中互联总线间串扰故障的激励检测，证明了该方案在计算量和硬件开销方面的优越性。     

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG（Tesl Panern Generation）的构造是BIST（Built—In Self-Test）测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术，提出了一种基于低功耗及加权优化的BIST测试生成器设计方案。它根据被测电路CUT（Circuit Under Test）各主输入端口权值构造TPG，在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。     

内建自测试的测试生成方法研究

内建自测试（BIST）方法是目前可测试性设计（DFT）中应用前景最好的一种方法,其中测试生成是关系BIST性能好坏的一个重要方面。测试生成的目的在于生成尽可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低、测试时间尽可能短。内建自测试的测试生成方法有多种,文中即对这些方法进行了简单介绍和对比研究,分析了各自的优缺点,并在此基础上探讨了BIST面临的主要问题及发展方向。     

数字集成电路故障测试策略和技术的研究进展

IC制造工艺的发展，持续增加着VLSI电路的集成密度，亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上，综述了常规通用测试方法和技术，并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思想和内建自测试(BIST)策略。针对片上系统(SoC)和深亚微米(VDSM)技术给故障测试带来的新挑战，本文进行了初步的论述和探讨。     

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

确定性测试矢量生成的低功耗设计

在组合电路内建自测试过程中,为了保证在获得较高故障覆盖率的条件下,减少测试功耗,提出了一种确定性低功耗测试矢量的生成结构,该结构利用可配置反馈网络的LFSR作为确定性矢量生成器,并结合单翻转矢量插入逻辑的时钟复用原理,使确定性测试矢量间插入了单一跳变的测试矢量。通过对组合电路集ISCAS’85的实验,表明该设计不仅提高了故障覆盖率,缩短了测试时间,而且能有效降低电路的总功耗、平均功耗和峰值功耗。     

基于可配置LFSR的低功耗确定性矢量生成技术的研究

针对组合电路内建自测试过程中的功耗和故障覆盖率等问题,提出了一种能获得较高故障覆盖率的低功耗测试矢量生成方案。该方案先借助A talanta测试矢量生成工具,针对不同的被测电路生成故障覆盖率较高的测试矢量,再利用插入单跳变测试矢量的方法以及可配置线性反馈移位寄存器生成确定性测试向量的原理,获得低功耗测试矢量。通过对组合电路集ISCAS’85的实验,证实了这种测试生成方案的有效性。     

Design for Testability Techniques at the Behavioral and Register-Transfer Levels

Improving testability during the early stages of the design flow can have several benefits, including significantly improved fault coverage, reduced test hardware overheads, and reduced design iteration times. This paper presents an overview of high-level design methodologies that consider testability during the early (behavior and architecture) stages of the design flow, and their testability benefits. The topics reviewed include behavioral and RTL test synthesis approaches that generate easily testable implementations targeting ATPG (full and partial scan) and BIST methodologies, and techniques to use high-level information for ATPG.     

Multiple-output parity bit signature for exhaustive testing

In this article we propose a multiple-output parity bit signature generation method for exhaustive testing of VLSI circuits. Given a multiple-output combinational circuit, a parity bit signature is generated by first EXORing all the outputs to produce a new output function and then feeding this resulting function to a single-output parity bit signature generator. The method preserves all the desirable properties of the conventional single-output circuits response analyzers and can be readily implemented using the current VLSI technology.     

VLSI的动态功耗测试生成

本文指出，ＶＬＳＩ的最大动态功耗测试，可以通过在特定输入序列作用下使电路中的不变门数为最小值为实现，本文提出的极性推导，赋值法可以快速生成相应的输入序列，该算法与电路的输入变量数无关。     

基于变周期重播种LFSR的测试生成

基于重播种的LFSR结构的伪随机测试生成中包含的冗余测试序列较多,因而其测试序列长度仍较长,耗费测试时间长,测试效率不高。针对此状况,提出基于变周期重播种的LFSR结构的测试生成方法。该方法可以有效地跳过伪随机测试生成中的大量冗余测试序列。在保证电路测试故障覆盖率不变的条件下,缩短总测试序列的长度。分析结果表明,同定长重播种方法相比,该方法能以较少的硬件开销实现测试序列的精简,加快了测试的速度,提高了电路测试诊断的效率。     

基于Switched-opamp的低功耗读出电路设计

利用开关运放技术对运放进行电源管理,实现了焦平面读出电路列运放的"休眠"-"唤醒"工作模式,使列运放仅在该列信号选通时工作.这种结构级功耗优化方法缩短了运放工作时间,降低了读出电路的功耗,适合低功耗系统应用要求.并设计了两种读出控制方案,对4×4元读出电路进行了瞬态分析.比照原有设计,该方法最多可以节省读出阶段列运放83%的功耗.     

一种低静态功耗的CMOS集成稳压器的实现

提出了一种静态功耗很低的CMOS集成稳压器的实现方法，详细分析了他的工作原理，并给出了具体电路、仿真波形以及分析数据。     

面向综合诊断的电子装备测试资源优化分配

针对综合诊断思想对电子装备测试资源分配的新要求,在测试点优化的基础上,建立了装备BITE与ATE优化分配的模型。该模型以测试代价最小为优化目标,以故障检测率、故障隔离率及虚警率为约束条件并通过LINGO求解。结果表明,该方法在满足测试性指标的同时降低了测试代价,对装备分层次设计和诊断、提高保障效率、减少寿命周期费用,具有重要意义。