千兆以太网卡芯片A/D转换电路的设计与实现

介绍了一种用于千兆以太网卡芯片的8位125 MS/s CMOS流水线A/D转换电路的设计,包括体系结构设计、电路设计与仿真、版图设计。该A/D转换电路经过TSMC 0.13μm 1P8MCMOS工艺验证,工作电压为1.5 V/2.7 V。芯片测试结果表明,设计的A/D转换电路能够满足千兆以太网卡芯片的性能要求。     

PCI Express接口时钟产生电路的设计与实现

介绍了PCI Express接口时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真、版图设计.该时钟产生电路经过TSMC 0.13 μm 1 P8M CMOS工艺验证,工作电压为1.5 V.结果表明该时钟产生电路能够满足PCI Express接口的要求.     

一种快速以太网卡芯片时钟恢复电路

提出了一种快速以太网卡芯片时钟恢复电路的设计 ,包括体系结构、用于 10 0BASE TX的改进MuellerMuller算法、用于 10 0BASE FX的鉴相器以及产生多相时钟的电荷泵锁相环。该时钟产生电路经过TSMC 0 .35 μm1P5MCMOS工艺验证 ,工作电压为 3.3V。实验结果表明该时钟恢复电路能够满足以太网卡芯片的要求。     

100 Mb/s以太网卡芯片时钟产生电路的设计与实现

设计了一个100Mb／s以太网卡芯片时钟产生电路，介绍了电路的体系结构、模块电路分析、锁相环参数设定和芯片版图。该时钟产生电路经过TSMC 0．35μm 1P5M CMOS工艺验证，工作电压为3．3V。实验结果表明，电路能够满足以太网卡芯片的要求。     

一种有效的内环AGC电路

设计了一款应用于移动数字电视调谐器芯片中的数字式内环自动增益控制(Automatic Gain Control,AGC)电路。该控制电路采用的算法有效避免了死循环的问题,并且提高了AGC电路的响应时间。电路设计利用Verilog硬件描述语言进行描述,通过了功能仿真并在FPGA上进行了验证。最终采用TSMC 0.13μm CMOS工艺,完成了电路版图。芯片面积在126μm×106μm,平均功耗在3.876 mW左右。     

移动数字电视调谐芯片中I2C接口电路设计

采用TSMC 0.13μm CMOS工艺,对多模多频段移动数字电视调谐芯片内I2C接口电路进行设计和验证.采用数字集成电路设计流程,详细验证接口电路的时序.布局布线后得到较为理想的版图面积与功耗.版图后仿真结果表明,在100 MHz时钟下,电路满足I2C协议的时序要求,可广泛应用于移动数字电视调谐芯片中.     

锁相环小数N分频频率综合器中的Sigma-delta调制器设计

介绍了一种应用于小数N分频频率综合器的工作于20 MHz的Sigma-delta调制器的设计,采用3个一阶电路级联的MASH1-1-1结构的噪声整形电路。电路设计利用Verilog硬件描述语言进行描述,在modelSim SE 6.2b中通过了功能仿真,并在XUP Virtex-II Pro FPGA开发板上进行了验证,最终采用TSMC 0.13μm CMOS工艺,完成了电路版图并通过了DRC和LVS验证。芯片面积为180μm×160μm,平均功耗为1.059 6~1.070 4 mW。     

基于0􀀂18 􀀁m CMOS 工艺的千兆以太网数据判决电路芯片

介绍了用TSMC 0．18um CMOS工艺设计的千兆以太网数据判决芯片的模块及单元电路的结构，给出版图，后仿真及测试结果。该芯片采用CMOS互补逻辑的D触发器结构，功耗小于25mW，最高工作速率大于3．125Gbps，可直接用于千兆以太网物理媒介配属层的时钟数据恢复电路中。     

0.25μm CMOS千兆以太网发送器设计

分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV.     

一种采用半速结构的CMOS串行数据收发器的设计

设计了一种单片集成的CMOS串行数据收发器．该收发器用于线上速率为1.25Gb/s的千兆以太网中,全集成了发送和接收的功能,主要由时钟发生器、时钟数据恢复电路、并串／串并转换电路、线驱动器和均衡器组成．为了降低系统设计难度和电路功耗,收发器采用了半速率时钟结构．电路采用1.8V 0.18μm 1P6M CMOS数字工艺,芯片面积为2.0mm×1.9mm．经Cadence Spectre仿真验证以及流片测试,电路工作正常,功能良好．