面向VLSI版图复用技术的二维层次式压缩算法

面对 VLSI生产工艺的不断更新 ,利用已有的版图 ,迅速获得适应新工艺的新版图 ,已成为市场上实际的需求 .提出的基于约束图的压缩算法 ,是面向全芯片压缩的二维压缩算法 .它采用层次式压缩策略 ,“落叶池”等新的数据结构 ,在压缩过程中放松模块间的连线 ,具有自动加入拐弯的功能 .从两个例子的压缩结果 ,可以看出这是一个实用的新压缩算法     

实用版图压缩算法

本文给出了两种基于约束图的一维版图压缩算法,即完全约束图压缩算法和精简约束图压缩算法,并对两个算法的性能做了讨论;针对版图中较常用的曼哈顿多边形图形,文中还给出了相应的解决办法。     

VLSI版图验证算法的固化研究

ＶＬＳＩ电路芯片集成度的不断增加，使得设计趋于复杂化，这就对版图验证工具的处理能力与性能提出了进一步的要求，运用特殊的硬件将版图验证的某些算法固化，利用其中内在的并行性来获得处理速度的提高是一类非常有效的方法，本文提出了一种用于在版图验证算法中得到广泛运用的线扫描算法中边排序操作的硬件实现。并且在ＦＰＧＡ上进行了验证，整个系统实现于一块ＰＣ机的扩展卡上，测试的结果表明，对于排序的操作，硬件实现的速     

版图电路节点提取及其压缩算法

提出了一种版图电路节点提取及节点压缩算法。通过在工艺及文件中设定节点生成过程,该方法能方便地提取各种版图电路节点。     

HCE：一个层次化VLSI版图的电路提取系统

本文采用基于边的线扫描算法的图形逻辑操作，并以此为基础设计了一个层次化的电路提取器（ＨＣＥ），单元重复利用率越高，层次化的电路提取器ＨＣＥ比平面化的电路提取器的速度越快，并且，本提取器ＨＣＥ能够处理非曼哈顿图形，提取器ＨＣＥ系统是在ＨＰ９０００／８３４图形工作站上开发完成的，该系统采用了已成为工业标准的软件开发环境，即ＵＮＩＸ操作系统，Ｘ窗口，Ｃ语言和ＥｔｈｅｒＮｅｔ网络，便于系统移植、维护和再开     

VLSI版图验证系统中参提取方法的研究

本文研究了ＶＬＳＩ版图验证系统中电阻及电容提取的方法，总结了各种方法的优缺点，并给出了当前参数提取方面的研究向和发展趋势。     

VLSI版图设计中的一种优化总体布线方法

本文针对国际上已有的多种BBL总体布线方法进行了研究,提出了一种更有效的基于多子图定向合并生成的布线算法,并在国家重点工程“熊猫系统中实现.实验结果比较表明:我们的总体布线优化技术优于已有的BBL总体布线工具.     

用边界元法提取VLSI版图电阻

介绍了ＶＬＳＩ版图验证中电阻提取的基本原理和主要方法，给出了一种新颖的基于边界元法的电阻提取算法。该算法采用变节点单元，较好地解决了实际问题中经常出现的角点问题。通过应用该算法对几个实例进行提取，证明使用本文的算法不仅在精度上而且在占用ＣＰＵ时间上都取得了令人满意的效果     

基于边界元法的二维VLSI版图电容提取

提出了一种用边界元法计算ＶＬＳＩ版图电容的方法，通过求解二维拉普拉斯方程，直接得到版图中各种类型的电容的值。该方法提取数据准确简单，占用内存少，计算效率高，且有较高的精度。用该方法对几种典型的ＶＬＳＩ版图电容进行提取，均取得较好的结果。     

VLSI版图验证系统中参数提取方法的研究

本文研究了VLSI版图验证系统中电阻及电容提取的方法，总结了各种方法的优缺点，并给出了当前参数提取方面的研究动向和发展趋势。     

二维DCT算法及其精简的VLSI设计

采用了快速算法,并通过矩阵的变化,得到了一维离散余弦变换(Discrete Cosine Transform,DCT)的一种快速实现,并由此提出一种精简的超大规模集成电路(Very-large-scale integration,VLSI)设计架构.使用了一维DCT的复用技术,带符号数的乘法器设计等技术,实现了二维DCT算法的精简的VLSI设计.实验结果表明,所设计的二维DCT设计有效,并能够获得非常精简的电路设计.     

VLSI版图DRC验证算法的优化

介绍了版图验证的几种方法:扫描线算法和层次化验证算法,并比较其优缺点,最后着重介绍了层次式与扫描线综合验证算法,并在SUN工作站上用C 实现。     

VLSI版图参数提取的分布式并行算法

在用边界元法提取版图参数时,经常会遇到非均匀介质的情况。对这类问题若直接用传统的边界元分区方法求解,处理起来比较麻烦,尤其当非均匀性较严重时,边界元法计算简单方便、速度快的优点会大大削弱。针对这一现象。本文提出了边界元分区问题的分布式并行算法。将它用于一个由天台工作站组成的分布式环境中对ＶＬＳＩ版图参数进行提取,运行时间比传统方法明显减少,证明该算法加快了求解的速度,具有并行、高效的特点,取得了良     

VLSI三维寄生电容提取的层次式h-自适应计算

在基于直接边界元素法的层次式h-自适应计算中,改进了层次式边界元的自动加密方法,提高了计算可靠性.同时,将基于超收敛恢复技术的误差指示器实现于在常数元基础上叠加层次锥函数的寄生电容自适应计算,提出一种在不同阶次边界元上使用恢复技术的方法.与同类软件相比,计算稳定,收敛速度较快.     

VLSI三维寄生电容提取的层次式h-自适应计算

在基于直接边界元素法的层次式h-自适应计算中,改进了层次式边界元的自动加密方法,提高了计算可靠性.同时,将基于超收敛恢复技术的误差指示器实现于在常数元基础上叠加层次锥函数的寄生电容自适应计算,提出一种在不同阶次边界元上使用恢复技术的方法.与同类软件相比,计算稳定,收敛速度较快.     

Hierarchical 3-D Floorplanning Algorithm for Wirelength Optimization

Three-dimensional (3-D) IC physical design problems are usually of higher complexity, with a greatly enlarged solution space due to multiple device structure. In this paper, a new 3-D floorplanning algorithm is proposed for wirelength optimization. Our main contributions and results can be summarized as follows. First, a new hierarchical flow of 3-D floorplanning with a new inter-layer partitioning method. The blocks are partitioned into different layers before floorplanning. A simulated annealing (SA) engine is used to partition blocks with the objective of minimizing the statistical wirelength estimation results. The solution quality is not degraded by the hierarchical flow. Second, floorplans of all the layers are generated in a SA process. Original 3-D floorplanning problem is transformed into solving several 2-D floorplanning problems simultaneously. The solution space is scaled down to maintain a low design complexity. Finally, Experimental results show that our algorithm improves wirelength by 14%-51% compared with previous 3-D floorplanning algorithms. The hierarchical approach is proven to be very efficient and offers a potential way for high-performance 3-D design     

Efficient Hierarchical Motion Estimation Algorithm and Its VLSI Architecture

This paper addresses the development and hardware implementation of an efficient hierarchical motion estimation algorithm, HMEA, using multiresolution frames to reduce the computational complexity. Excellent estimation performance is ensured using an averaging filter to downsample the original image. At the smallest resolution, the least two motion vector candidates are selected using a full-search block matching algorithm. At the middle level, these two candidate motion vectors are employed as the center points for small range local searches. Then, at the original resolution, the final motion vector is obtained by performing a local search around the single candidate from the middle level. HMEA exhibits regular data flow and is suitable for hardware implementation. An efficient VLSI architecture that includes an averaging filter to downsample the image and two 2-D semisystolic processing element arrays to determine the sum of absolute difference in pipeline is also presented. Simulation results indicate that HMEA is more area-efficient and faster than many full-search and multiresolution architectures while maintaining high video quality. This architecture with 59K gates and 1393 bytes of RAM is implemented for a search range of [ $-$16.0, $+$15.5].