基于流水线重构技术的16×16位乘加器的设计

比较了几种16×16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16×16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性.     

基于流水线重构技术的16x16位乘加器的设计

比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

一种适用于多媒体处理器的MAC单元的设计

多媒体处理经常包括许多乘加操作 .给出了一种新型的适用于多媒体处理器的 MAC单元的设计 ,它用两个 8b× 8b的乘法器来完成 3种不同字长情况下的乘加操作 :第 1种情况是 16 b× 16 b整数或序数乘加 ;第 2种情况是 8b× 16 b、16 b× 8b或 8b× 8b整数或序数乘加 ,其中 8位被乘数又可以分为高字节和低字节两种 ;第 3种情况是两个 8b× 8b整数或序数乘加并行操作 .除第 1种情况需要 2个周期外 ,其余操作都可在 1个周期内完成 ,且其在AT2 及功耗的折衷考虑方面优于提到的另两种方法     

面向分组密码的高速可重构模运算单元设计北大核心CSCD

模运算单元是粗粒度可重构密码阵列(Coarse Grain Reconfigurable Cryptographic Array,CGRCA)的关键部件,通过重构不同处理位宽和模数的算术类密码算子来覆盖更多类型的分组密码,然而现有的模运算单元的执行延迟高且功能覆盖率低,限制了CGRCA整体性能的提升。文章通过分析分组密码模运算特性,提出一种可重构模运算方法,统一了该类算子的数学表达方式,并设计了一种可重构模运算单元(Reconfigurable Modulo Arithmetic Unit,RMAU),该单元支持5种模乘运算、3种模加运算和3种乘法累加运算。同时,通过舍弃部分积中的无用比特位、扩展Wallace树压缩求和过程、精简模修正电路执行路径,降低了该单元的关键路径延迟。基于CMOS 180 nm工艺测试了RMAU的功能与性能,实验结果表明,文章所提的RMAU具备高功能覆盖率,与模乘RCE单元、可扩展模乘结构和RNS乘法器相比,计算延迟分别降低了39%、44%和47%。     

M-DSP中高性能浮点乘加器的设计与实现

针对高性能M型数字信号处理器（M-DSP）对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器（FMAC）。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1GHz,单元面积36856μm²;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。     

基于改进的Booth编码和Wallace树的乘法器优化设计

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm~2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。     

素域上椭圆曲线密码IP的高效VLSI实现

基于素域上的椭圆曲线密码算法,提出一种新型ECC IP的VLSI设计,采用层次化方法,新的点运算策略和改进的Montgomery模乘器,实现了ECC点标量乘、倍点和点加减运算并支持RSA功能。应用NIST推荐的256 bit和521 bit椭圆曲线,每秒分别能运行 120次和18次的点乘运算。设计通过了ASIC综合和FPGA验证。     

可重构浮点混合/连续乘-加器的设计与实现

浮点连续乘-加、混合乘-加和三操作数加等浮点算术运算在科学计算领域中应用越来越频繁,为设计一款支持浮点连续乘-加、混合乘-加和三操作数加的多功能浮点运算单元,提出一种可重构浮点混合/连续乘-加器,通过对控制位的配置可以实现多种浮点数据操作。该乘-加器采用8级流水线,可以实现单周期的浮点乘累加,大幅提高数据处理吞吐量,同时支持三操作数加和两操作数和的累加。在Modelsim SE6.6f中对该设计进行仿真验证,结果表明其能够在Xilinx Virtex-6 FPGA上实现,资源消耗2 631个LUT,频率可达250 MHz,结果证明该浮点混合/连续乘-加器具有较大的使用价值。     

基于ARMv4T架构指令集的乘法器设计*

针对硬件IP核的速度和面积两大性能指标,提出了基于可变执行周期的多周期乘法器设计思想,设计出一款适用于32位嵌入式微处理器的乘法器模块。该乘法器兼容ARMv4T架构的所有乘法指令,同时引入字节判断机制,可以根据操作数的特点在25个周期内执行完毕。采用Radix-4 Booth编码,只需两级压缩树进行部分积压缩。乘加运算的基址寄存器数据作为部分积进入压缩树,节约了一个单独的执行周期。实验结果表明,该设计占用芯片资源少,且结构简单高效。     

一种适用于移动Adhoc网络的自适应多跳路由协议

跨层优化多径路由协议以跨层优化为手段，使用物理层，MAC层和网络层的信息做路由决策并在多条路径上同时传递数据包。实验表明，该协议拥有以往的多径路由协议在网络吞吐量和端到端延迟的优势，而且延长网络寿命并降低网络中传输比特信息所需消耗的能量。     

基于互补电阻开关的忆阻乘法器设计

现有的忆阻算术逻辑多采用单个忆阻器作为存储单元,在忆阻交叉阵列中易受到漏电流以及设计逻辑电路时逻辑综合复杂度高的影响,导致当前乘法器设计中串行化加法操作的延时和面积开销增加。互补电阻开关具有可重构逻辑电路的运算速度和抑制忆阻交叉阵列中漏电流的性能,是实现忆阻算术逻辑的关键器件。提出一种弱进位依赖的忆阻乘法器。为提升忆阻器的逻辑性能,基于互补电阻开关电路结构,设计两种加法器的优化方案,简化操作步骤。在此基础上,通过改进传统的乘法实现方式,并对进位数据进行拆解,降低运算过程中进位数据之间的依赖性,实现并行化的加法运算。将设计的乘法器映射到混合CMOS/crossbar结构中,乘法计算性能得到大幅提高。在Spice仿真环境下验证所提乘法器的可行性。仿真实验结果表明,与现有的乘法器相比,所提乘法器的延时开销从O(n²)降低为线性级别,同时面积开销降低约70%。     

万兆以太网MAC层控制器的FPGA设计与实现

根据IEEE802.3-2005和IEEE802.3ae标准,在Xilinx公司的Virtex6系列XC6VHX255T器件上设计实现了万兆以太网MAC层控制器。与千兆以太网相比,万兆以太网使用更宽的数据位宽和更高的时钟频率,这使得其MAC层控制器的设计和实现都面临新的挑战。在解决了数据并行处理、不定长字节CRC编码/校验及与千兆以太网兼容等问题的基础上,设计实现了万兆以太网MAC层控制器。经布局布线后仿真验证,说明该设计可满足万兆以太网实际应用的要求。     

基于Wishbone总线的CRC32 IP核的设计

针对基于异或阵列实现的8bit CRC32硬件计算模块资源占用大、实测计算效率低的问题,设计了表格驱动的32bit CRC32硬件计算模块,并封装为wishbone总线接口的IP核,该IP核在Altera FPGA上实测计算效率是快速软件算法的15倍。     

基于POMDP的跨层机会频谱接入优化设计

在功率受限的机会频谱接入(OSA)研究中,大多使用完全可观测马尔可夫决策过程(MDP)对环境建模,以提高物理层或介质访问控制(MAC)层指标,但由于感知设备的限制,无法保证用户对环境完全感知。为解决该问题,提出一种基于部分可观测马尔可夫决策过程(POMDP)与Sarsa(λ)的跨层OSA优化设计方案。结合MAC层和物理层,采用POMDP对功率受限且有感知误差的次用户频谱感知和接入过程进行建模,并将其转换为信念状态MDP(BMDP),使用Sarsa(λ)算法对其进行求解。仿真结果表明,在功率受限条件下,该Sarsa(λ)-BMDP方案的有效传输容量、吞吐量和频谱利用率分别比完全可观测Q-MDP方案低9%、7%和3%左右,其误比特率比基于点的值迭代PBVI-POMDP方案低20%左右,比Q-MDP方案高16%左右。     

一种新的基于HCCA的流量调度算法

IEEE802.11e中MAC协议传送方式采用了混合协调功能(HCF),其中混合式协调控制信道访问(HCCA)是基于集中轮询方式接入业务,它提供了参数化的QoS接入,着重讨论变比特率数据流的接入控制,提出了一种新的根据网络的实际流量、动态调整服务间隔和传输机会,来灵活地分配网络资源的算法.仿真结果表明,该算法能有效提高网络的吞吐量和降低丢包率,大大提高系统性能.     

Efficient architecture and design of an embedded video codingengine

By doubling the accuracy of motion compensation from integer-pel to half-pel, we can significantly improve the coding gain. Therefore, in this paper, we propose a novel COordinate Rotation Digital Computer (CORDIC) architecture for combined design of discrete cosine transform (DCT) and half-pel motion estimation. Unlike the conventional block matching approaches based on interpolated images, our CORDIC design can directly extract motion vectors at half-pel accuracy in the transform domain without interpolation. Compared to the conventional block matching methods with interpolation, our multiplier-free design achieves significant hardware saving and far less data flow. Our emphasis in this paper is on achieving efficient design of video coding engine by minimizing computational units along the data path. Furthermore, we implement the embedded design on a dedicated single chip to demonstrate its performance. The DCT-based nature of our design enables us to efficiently combine both DCT and motion estimation units, which are the two most important components of many multimedia standards consuming more than 80% of computing power for a video coder, into one single component. As a result, we can provide a single chip solution for video coding engine while many conventional designs may require multiple chips. In addition, all multiply-and-add (MAC) operations in plane rotations are replaced by CORDIC processors with simple shift-and-add, which is quite simple and compact to realize while being no slower than the bit serial multipliers widely proposed for VLSI array structures. Based on the test result, our chip can operate at 20 MHz with 0.8-μm CMOS technology. Overall, we provide a low-complexity, high throughput solution in this paper for MPEG-1, MPEG-2, and H.263 compatible video codec design     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源，提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元，仿真结果验证了设计方案的正确性。     

A Cross-Layer Approach to Multichannel MAC Protocol Design for Video Streaming Over Wireless Ad Hoc Networks

This paper presents a cross-layer design for a reliable video transmission over wireless ad hoc networks based on multichannel MAC protocol with TDMA. First, we conduct a study of the multichannel MAC protocol through Markov chain model. Based on this study, two novel cross-layer modules are adopted for the design of multichannel MAC protocol. First, we adopt maximum latency rate (MLR) as the channel quality metric. Unlike the traditional MAC design based on network allocation vector (NAV), MLR is implemented to provide differentiated traffic so that the channel with smaller MLR time is initiated for higher priority traffic. Second, we adopt two congestion-aware metrics, namely MAC utilization and queue length of MAC layer, to improve the congestion-aware routing protocols with AODV and DSR. These two novel modules allow the proposed MAC protocol design to achieve high performance video transmission over wireless ad hoc networks. Experimental results show that the proposed scheme outperforms the state-of-the-art schemes under multichannel environments in wireless ad hoc networks for as much as 3.6 dB in PSNR. Such significant performance enhancement confirms that the cross-layer approach is very effective for multichannel MAC protocol design.