K故障可诊断条件及其可测性设计

本文将图的矩阵引入电路的可测性分析，给出了电路的Ｋ故障可诊断拓扑条件，使对电路可测怀的简单化，系统化，并将其应用于网络的可测性设计。     

基于斜率特征的模拟电路故障诊断新方法

针对低可测性模拟电路存在的模糊组问题,提出一种模拟电路故障诊断新方法。利用不同元件在电路可及节点间的斜率特征关系建立斜率测试矩阵,依据斜率测试矩阵准确找到电路中存在的模糊组和独立可测元件,从而确定可诊断集,然后利用支持向量机对故障进行诊断。斜率法优点在于不需要对电路拓扑结构进行分析,计算简便,支持向量机结构简单,泛化能力强。实验表明该方法具有良好的模拟电路故障诊断效果。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

混合信号电路可测性结构研究

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,对基于边界扫描的混合信号电路的可测性结构进行了探索;对所设计混合信号电路可测性结构用可编程逻辑器件及外部模拟电路进行硬件的具体实现,构建了验证模块DOT4MBST;同时以DOT4MBST与IEEE1149.4工作组提供的标准验证芯片为核心对同结构的混合信号电路构建了验证电路;最后对验证模块DOT4MBST及验证电路进行了测试验证,测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

模糊聚类与SVM诊断模拟电路单软故障的方法

针对低可测性模拟电路中存在的模糊组问题,提出一种模拟电路单个软故障诊断的方法．该方法对被测电路的故障进行模糊聚类,根据聚类的有效性指标自适应确定聚类数,并利用聚类的信息来确定可测元件集,引入支持向量机对故障进行分类识别．支持向量机结构简单、泛化能力强．最后,以模拟和混合信号测试标准电路证实了文中方法的有效性．     

基于可观概念的系统故障可测性研究

在动态系统故障诊断中,如何选择测试位置是一个非常重要的问题,它是系统可测性设计 的重要内容.本文从系统可观的概念出发,对此问题作了研究.研究结果表明:最差的可测 性是在对应于观测阵的最小特征值的特征向量方向上.在这一方向上增加测试,可在最大程 度上改善系统的可测性能.最佳可测性对应于观测阵的所有特征值均相等.文中还就如何利 用上述结论解决模拟电路故障诊断的测试点优选问题作了讨论,并给出了例证.     

IIR滤波器的测试及可测性设计

基于加法器测试生成,提出了无限脉冲响应(IIR)滤波器的一种通用可测性设计、测试方案.在测试模式下,通过切断IIR滤波器中的反馈回路提高了该设计的可测性.通过复用原电路中的部分寄存器和加法器来提高其可测性,降低了额外的测试硬件面积开销.该方法能在真速下高效地侦测到IIR滤波器基本组成单元内的任意固定型组合失效,没有降低电路性能.     

非线性模拟电路可测试性度量研究

模拟电路的可测试性度量是指导其进行可测试性设计的基础,针对目前非线性模拟电路可测试性分析过程复杂,无法量化的问题,在深入研究模拟电路可测试性度量和非线性模拟电路特性的基础上,利用分段线性方法将非线性模拟电路近似等效为线性模拟电路,并给出了非线性模拟电路可测试性度量的计算方法,极大拓宽了可测试性度量的应用范围;最后通过实例详细讲解了计算过程,并利用模拟电路可测试性度量的定义验证了该结果的有效性,该方法计算量小,不受容差影响,对非线性模拟电路可测试性研究具有一定的指导意义。     

门时滞故障的可测性分析

测试问题日益成为VLSI发展中的瓶颈问题,为了减少测试的困难,人们普遍接受的途径是在设计过程中就考虑电路的可测性,即采用可测性设计(DesLgn fo:Testab;lity)方法以减低测试成本。在可测性设计过程中可测性分析是极其重要的一环,所谓可测性是一种定量的测度,表示系统测试难易或测试性价比合理的程度。通过可测性分析人们可以找出电路中较难测试的区域,以便修改设计,降低     

一种专用MCU芯片可测性设计的实现

由于ＭＣＵ芯片的结构非常复杂,设计时采用一般的从结构出发的可测性设计技术（包括ＤＦＴ和ＢＩＳＴ）将使电路的规模大大增加。根据ＭＣＵ具有指令系统的特点,从功能测试的角度出发,提出了一种在ＭＣＵ设计中加入规模很小的模式选择电路,对部分电路作较小改动就使芯片内的各块电路都可被测试的方法。在完成了可测性设计后进行了仿真。     

VHDL RT级可测性检查和改进

在VHDL RT级综合的基础上，提出了在RT级进行电路可测性检查和改进方法。与一般的可测性分析方法不同，该文不是基于对电路的可控制性和可观察性的量化分析，而是通过检查和改进可测性不佳的局部设计，使得整体电路的可测性得到提升，达到高故障覆盖率。     

一种行为级可测试性综合方法*

伴随着高层次综合技术的普及和深入,高层次可测试性综合技术引起了广泛的关注。在简单介绍当前可测试性综合技术的现状后,提出了采用“VHDL进,VHDL出”的方式进行行为级可测试性综合的流程,并提出了一个新的行为级可测试性分析算法,然后讨论了测试点的选择、可测试结构的规范化描述和自动插入的技术与方法。     

A New Classification of Path-Delay Fault Testability in Terms of Stuck-at Faults

A new classification of path-delay fault testability in a combinational circuit is presented in terms of testability of stuck-at faults in an equivalent circuit. Earlier results describing correlation of path-delay and stuck-at faults are either incomplete, or use a complex model of equivalent circuit based on timing parameters. It is shown here that a path-delay fault (rising or falling) is testable if and only if certain single or multiple stuck-at fault in the equivalent circuit is testable. Thus, all aspects of path-delay faults related to testability under various classification schemes can be interpreted using the stuck-at fault model alone. The results unify most of the existing concepts and provide a better understanding of path-delay faults in logic circuits.     

Gate-delay-fault testability properties of multiplexor-based networks

We investigate the gate-delay-fault testability properties of multilevel, multiplexor-based logic circuits. Based on this investigation, we describe a procedure for synthesizing gate-delay-fault testable multilevel circuits. The procedure involves the construction of a multilevel circuit from a general, unordered Binary Decision Diagram (BDD) by replacing vertices of the BDD with multiplexors. The procedure relies on the following result derived in this article: If the multilevel circuit constructed from the BDD is initially fully single stuck-at fault testable, or made fully single stuck-at fault testable by redundancy removal, then it is completely robustly gate-delay-fault testable. Once the initial gate-delay-fault testable circuit has been obtained, constrained algebraic factorization is used to improve the area and performance characteristics without compromising testability. Unlike previous techniques for synthesizing robustly gate-delay-fault testable circuits, this procedure can be used to synthesize fully testable circuits directly from nonflattenable, logic-level implementations.     

Designing CMOS Circuits for Switch-Level Testability

Conventional testing techniques often fail to be effective for CMOS combinational circuits, since most of their switch-level faults cannot be detected by stuck-at-fault testing. The alternative is to design for testability. The design techniques presented here for fully testable CMOS combinational circuits use a three-pattern test scheme to detect both stuck-open and stuck-on switch-level faults. The circuit is implemented with specially designed gates that have no undetectable stuck-on faults. An inverting buffer is inserted between logic gates, and two FETs are added to each logic gate to make it testable for stuck-on faults.     

采用独立复位信号的同步时序电路可测试性设计

针对同步时序电路提出一种结合了插入可观测点的部分复位方法，该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的．根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器，可以割断电路中的关键回路，使得电路容易被初始化．同时减少在时序ATPG中的潜在冲突．以前的部分复位方法中，部分复位的触发器不能由独立的复位信号所控制，这也是不能彻底改善可测试性的一个重要原因．当部分复位触发器可以由独立的复位信号所控制时，电路的可测试性会显著提高．该文提出了一种新的可测试性结构来设计部分复位触发器，该方法同时减小了在管脚、延时和面积的开销。     

基于信息论的软件测试性分析方法的改进研究

随着软件产业的不断发展,软件不断向系统化、集成化发展,软件所实现的功能越来越强大,复杂程度越来越高,最终导致软件质量越来越难以保证。软件测试性分析能够提供软件测试性信息,通过这些信息设计人员能在设计和测试执行之前确定测试的难易程度和所需资源,从而决定是否需要修改设计以得到一个更易测试的软件。以信息论软件测试性分析方法为基础,将程序转化为信息转换图进而利用信息论的方法进行测试性分析,最后引入模糊综合评价的方法对分析结果进行评价,并通过实例对该方法的有效性进行验证。     

基于混合诊断的测试性建模与分析

随着电子设备测试性设计技术的广泛应用,测试性建模与分析技术日益受到设计与分析人员的关注;为了实现对复杂电子装备测试性设计与分析,介绍了基于混合诊断建模的装备测试性设计与分析方法,并以典型的测量运算放大电路为例,借助Detex公司的eXpress软件平台,运用基于混合诊断模型的建模分析技术进行分析,并对设计指标进行了评价;结果表明,混合诊断测试性建模方法在复杂电子设备测试性设计与分析应用中是可行、有效的。