数字电路的VHDL综合技术

系统介绍了数字电呼设计的VHDL综合技术和VHDL描述的三种主要方式，并给出了VHDL综合中应遵循的一些规则。     

标准硬件描述语言VHDL

ＶＨＤＬ（ＶＨＳＩＣ Ｈａｒｄｗａｒｅ Ｄｅｓｃｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ，ＶＨＳＩＣ硬件描述文）作为ＩＥＥＥ标准设计语言，是电子ＣＡＤ技术发展的重要里程碑。ＶＨＤＬ语言正在逐步为广大电子设计师了解和掌握。本文主要介绍了ＶＨＤＬ语言的特点、构件和描述风格。     

基于VHDL语言的电子设计自动化及其应用

本文以VHDL语言及其在电子设计自动化中的应用为主题展开论述,首先对VHDL语言进行了简要概述,并分析了VHDL语言的特点,之后重点探讨了VHDL语言在电子设计自动化应用中应注意的问题.     

VHDL及系统级设计

本文从系统设计的角度介绍了应用ＶＨＤＬ进行系统设计的设计风格，结合一个典型例子。说明如何采用ＶＨＤＬ开始一个自顶向下的设计，指出如何在现有的环境中有效开发ＶＨＤＬ的应用。     

浅议VHDL语言在电子设计自动化中的应用

随着电子技术和计算机技术的迅速发展,电子设计也变得越来越复杂,并朝着自动化方向发展,且运用语言进行电子设计成为了一种趋势,有效地缩短了开发的周期及效率,其中VHDL语言就是电子设计中常用的一种语言。本文就VHDL语言在电子设计自动化中的应用进行了分析讨论。     

FPGA的VHDL设计策略

大规模的可编程逻辑器件已经显著改变了数字系统的设计过程，并且VHDL语言在设计中的作用也日益显著．简要论述了关于FPGA的VHDL设计中一些注意事项，提高电路描述的正确性，从而提高FPGA设计的性能．     

VHDL硬件描述语言及其发展

本文简要介绍ＶＨＤＬ语言的基本特征和支持系统，总结了ＶＨＤＬ语言的目前研究状况，指出以ＶＨＤＬ语言为接口，研制我们的设计自动化工具是正确的抉择。     

适应调试功能的VHDL模型及模拟算法

本文提出一种适应调试功能的ＶＨＤＬ模型及ＶＨＤＬ模拟算法－－－ＶＳＩＭ。它与可视化ＶＨＤＬ原理图输入工具ＶＤＥＳ和高级图形调试器ＶＤＢＸ结合在一起，为设计者检查、修改自己的设计提供了极大的便利。该模拟器采用层次式结构行为混合模型，保存ＶＨＤＬ描述的所有信息和结构，以利于实现调试功能。模拟算法采用基于进程的事件驱动算法及层次式模块调用算法，并提供模拟时间、语句行、模块（包括元件、进程和子程序）、信号     

硬件描述语言VHDL的表述特点及其综合过程

ＶＨＤＬ是一种具备形式化，层次化和规范化的硬件描述语言。它能针对设计实体的多方面特性给出了其不同层次上的表述方式；结构描述，数据流描述和行为描述。本文介绍了ＶＨＤＬ的表述特点及其综合过程。     

VHDL语言行为描述划分的研究与实现

硬件描述语言行为级划分的处理对象是行为级的硬件描述，其结果可以用来指导综合中数据通路的设计实现及后续综合。本文研究ＶＨＤＬ语言行为描述划分的内容和系统设计方法，提出了一种类层次可变权的ＶＨＤＬ语言行为划分算法，该算法将单级层次划分算法与多级层次划分算的思想统一到一种算法中；针对行为划分的目标特点本文在划分因素评估中提出了规模因素的思想。     

VHDL及高层综合

本文简单介绍了VHDL硬件描述语言及其特色，并就高层次综合、高层次仿真及验证等技术的主要功能和特点，作了较为详细的描述。对目前国外两家公司的高层综合工具做了简要介绍。最后，提出了一些待研究解决的问题。     

VHDL模型可移植性

<正> 超高速大规模集成电路(VHSIC)硬件描述语言VHDL是作为一种标准规范开发的,这使得用VHDL进行的设计能够在许多CAE制造商提供的多种工具上操作,尽管VHDL并没有定义任何特定的工具,但其语言的某些特点可能降低了应用性能,并可能使某些应用不可能实现,为了避免这个问题,许多CAE制造商都只实现了通常是他们自己设计的子集。即使使用全集VHDL的模拟器,若用户要求共享模型,他们也必须在建模方法和公共逻辑数据类型上取得一致,以使不同的模型之间互相通信而不丟失数据,如果不了解如何使用逻辑模型,就不可能正确地建立模型,例如     

VHDL语言中断言语句及其综合方法研究

国内外学者普遍认为，硬件描述语言ＶＨＤＬ中断言语句是面向模拟的，其不能综合或不要综合，综合系统应忽略或不支持。本文给出了相反的论点：ＶＨＤＬ中断言语句应该综合，其中限制条件的补表达式可作为随意条件用于综合时化简。文中论述了综合断言语句的合理性，必要性和方便性，并给出了综合并行和串行断言语句的方法。     

密勒编码器的VHDL设计

提出了用VHDL语言实现密勒编码器的设计方案，给出了主要源程序代码和MAX PLUSⅡ环境下的仿真结果，说明了电子设计自动化(EDA)的整个过程。     

VHDL语言在寄存器描述中两个局限性的探讨

通过VHDL编程中对寄存器RTL描述限制的深入分析和探讨，提出了利用一个扫描控制信号来完成对多个寄存器描述的间接描述方法，即在扫描时钟信号的边沿监测下，输入信号和在前一周期边沿接收的输入信号比较，若不相等，则说明此时输入信号发生了一个边沿事件，即可等效为寄存器的描述，并给出了具体语句。通过实例证明，该方法克服了对寄存器描述的限制，具有一定的创新性、实用性和推广价值。     

VHDL硬件仿真结果的MATLAB分析法

使用硬件描述语言VHDL以及相应的仿真工具已成为硬件系统设计的流行方法。在一般情况下，通过仿真工具的仿真就可以验证硬件系统的功能是否正确。但是，在有些应用场合，这种方法还不能直观地看出仿真结果的正确性。本文介绍了一种采用MATLAB对VHDL仿真结果进行进一步分析的方法。并结合铁路信号系统中的一个实例介绍了这种分析方法的过程及其应用场合。     

VHDL语言及其在实际电路设计中的简化问题

VHDL（超高速集成电路硬件描述语言）目前在电子设计领域得到了广泛的应用。但是，实现同样的系统功能，不同的电路设计师可以采用不同的实际方法，这样就存在一个电路复杂程度的问题，因此，有必要深入讨论在VHDL设计设计、应用中如何简化实际电路，达到优化设计的要求。影响电路复杂程度的主要因素有：不同的语言描述方法，逻辑设计的合理性，VHDL语句的运用灵活程度和设计规划的优劣程度，为尽可能简化电路设计，可以采用；避免不必要的寄存器描述，人解逻辑电路以减少占用面积，用集成度高的电路语言直接表述和采用最简单，优化的设计方案。     

使用VHDL语言开发计算机中的接口芯片

讨论了VHDL语言在EDA中的诸多优点．结合定时/计数接口芯片的开发实例，讨论了ISP技术在电子设计自动化中的应用。同时给出了实例的具体例程和时序仿真波形。     

在MAX＋plusⅡ平台下用VHDL进行数字电路设计

本文介绍了在ALTERA公司的EDA软件MAX plusⅡ平台下用VHDL语言进行数字电路设计的主要流程．并用一个设计实例阐述演示了设计过程。     

一种基于智能体的VHDL网络编译器的设计与实现

在研究ＶＨＤＬ编译器和智能体的基础上,提出了一种基于智能体的ＶＨＤＬ网络编译器的设计,并运用Ｊａｖａ语言进行了具体开发。介绍了编译器的总体结构,并着重阐述了其网络功能的具体实现。对基于智能体的ＶＨＤＬ网络编译器进行了总结和展望。