基于AHB总线的DMA控制器的实现与应用

本文通过对AMBA2.0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用Verilog HDL（硬件描述语言）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

基于AMBA总线的DMA控制器IP核设计

本文介绍了一种基于AMBA快速总线--AHB总线的32位DMA控制器的设计,该设计与ARM公司的PrimCell(R)相比,有更小的面积,更优的性能,可以用于作为各种芯片内DMA控制器的参考设计.     

一种兼容AMBA总线的实时高效静态存储管理IP的设计与实现

设计了一种兼容AMBA2.0AHB总线的实时高效存储管理IP——静态存储管理IP.与虚拟存储管理技术相比,IP可以为实时系统芯片的高实时性提供良好的保障,它完成一次存储器访问最多需要2个时钟延时,最少可以达到0延时传输.同时它具有结构简单、可支持8个64M的静态存储器、可编程控制以及进行不同数据宽度的Burst传输等特点.设计采用结构完全并行、时序完全同步的状态机设计思想,采用SIMC.18工艺进行流片,系统芯片整体面积为5mm×3.5mm,测试结果与设计目标基本一致.     

嵌入式音频处理器中DMA控制器的设计

高性能的DMA控制器是音视频等多媒体处理器的重要组成部分。通过分析DMA控制器在嵌入式音频处理HiPAP中担负的数据传输任务及数据特点,设计了面向AMBA AHB总线的双通道高性能的DMA控制器。在FPGA平台上的实际运行结果显示,该DMA控制器的数据传输性能比使用CPU至少提升了45%。     

基于AMBA总线的DDR2 SDRAM控制器研究与实现

随着大规模集成电路和高速、低功耗、高密度存贮技术的发展,DDR存贮器业已成为PC内存的主流技术.作为第二代DDR存贮器DDR2预取位数是普通DDR的两倍.因此DDR2 SDRAM将取代DDR SDRAM的主流地位.本文对DDR2存贮技术进行了探讨,并讨论了DDR2 SDRAM和DDR SDRAM的区别以及设计时应注意的问题,设计了一个基于AMBA总线的DDR2 SDRAM控制器并提出了一种数据顺序预读取机制,使得DDR2 SDRAM的访问效率大大提高.     

一种基于AHB总线的存储控制器设计

介绍一种能兼容高速总线AHB的存储控制器结构,其充分利用AMBA2.0协议对高速总线通信方式的规定,实现了对外部RAM和ROM的高效访问控制。该控制器结构在完成总线端和存储端时序转换的基础上,对系统访问中的获取指令、写操作及原子操作进行了优化设计,提高了此类操作的访问效率。此外,本设计采用异步时钟域的设计方法,降低了控制器在空闲状态下的动态功耗。该IP采用硬件描述语言设计,核心部件采用有限状态机实现,最终形成可复用的IP软核。     

基于CoreConnect总线的DMA控制器设计

随着片上系统(SOC)规模的不断增大,各外部设备之间大量数据的交互问题成为芯片系统提高性能的瓶颈。提出了一种基于CoreConnect总线架构的直接内存存取(DMA)高速数据传输系统设计方法,并给出了一种较为完善的DMA控制器设计方案。根据DMA在数据传输应用中的特性,减小了外部设备之间数据大量交互对CPU产生的负担,同时解决了处理器内部总线(PLB)上128 bit数据与片上外围总线(OPB)上32 bit数据之间的传输问题,实现PLB与OPB上外部设备之间数据的双向传输。最后给出了相应的功能仿真结果与现场可编程门阵列(FPGA)验证结果。     

WISHBONE AHB BRIDGE前端设计与仿真

介绍了一种实用的WISHBONE AHB总线桥的前端设计方法.通过分析两种总线协议的信号功能和时序得到设计方法,并使用Verilog HDL语言进行了实现.使用OR1200作为主机,SRAM作为从机对总线桥进行了验证,仿真结果满足了设计要求.最后将该设计应用到实验室的SOC项目中,并在FPGA中进行了验证,取得了较好的...     

AMBA 2.0总线IP核的设计与实现

文章采用Top—Down的方法设计了AMBA2．0总线IP核，它包括AHB和APB两个子IP核。所有AMBA结构模块均实现了RTL级建模，对其中较复杂的仲裁器和AHB／APB桥模块给出了详细的描述。该IP完成了FPGA的验证，最高频率为53．6MHz。在ASIC0．18μm标准单元库下对该IP进行综合与优化，最高频率可以达到150MHz。     

一种基于AHB总线的DESIP核设计

设计了一款带有通用AHB总线从机接口的DES IP核,能在500MHz频率的总线下很好地工作,DES模式下加、解密转换速率可达到1.6Gb/s,3DES模式下加、解密转换速率可达到615Mb/s.用VCS软件仿真并用DC软件综合后结果均符合设计要求.     

一种基于AHB总线的Nor Flash控制器设计

基于AHB总线接口,设计了一种Nor Flash控制器,与传统Nor Flash控制器相比,本设计适用于对Nor Flash快速读取,支持代码保护机制和ECC容错,满足高速率读取,高可靠性要求。首先介绍了控制器的整体架构,然后描述各子模块的实现方式,同时搭建仿真平台,使用simvision仿真套件,基于Cortex m0内核和PF64AK32E型Nor Flash行为级模型实现软硬件协同仿真。仿真结果满足时序要求,快速读取模式将读取速率提升25%。     

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。     

基于AHB总线的多模式低功耗DES/3DES IP核的实现

设计了一种低功耗低资源的DES／3DES加解密软核,可以兼容ECB,CBC,CFB三种模式,具有AMBA AHB总线接口,可以方便集成在一些低功耗SoC下作为加解密数据协处理模块。该软核在90nm工艺130MHz时钟频率下逻辑综合结果为8835门,通过了FPGA验证,最高吞吐量达到416Mbps,表明其为可重用的软核。     

基于FPGA的支持切换Bank的SDRAM控制器设计

介绍了一种高效使用SDRAM的方法——切换BANK存取操作，并提出了一种基于FPGA的SDRAM控制器的设计方法，不仅支持对SDRAM进行普通的存取操作，而且还支持切换BANK存取操作。通过使用切换BANK存取操作，大大提高了SDRAM的使用效率，增大了数据吞吐量。     

基于Verilog HDL的ADC0809采样控制器设计

介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路，同时给出采样控制电路在Quartus Ⅱ4．0软件环境下的功能仿真波形，并通过Altera公司的CPLD器件EPIK30TC144—3和GW48EDA教学试验系统来实现A／D采样控制器。实践证明设计的电路能够稳定、可靠的工作。     

SoC中多层AHB总线的断言验证应用

随着SoC设计复杂程度的不断提高,芯片的功能验证面临的挑战越来越大。断言作为一种描述属性的方法,可以快速地验证设计代码是否满足系统要求。基于断言的验证方法学近年来发展极为迅速,应用也越来越广泛。在基于Multi-layer AHB总线架构上的SoC系统验证过程中,采用System Verilog Assertion验证方法,证明SVA是SoC设计过程中功能验证的一种有效的验证方法。     

基于PCIe总线的DMA控制器设计实现

随着信息技术的发展,为了满足人们对信息质量的要求,音视频分辨率急剧增加,导致了信息的数据率增加巨大。PCIe总线接口在计算机架构中的使用可以满足计算机系统的高速率数据传输,已成为处理器与外设交互的主要方式。文中主要研究基于PCIe总线接口的DMA控制器设计,并提出一种高速传输的硬件设计方案,以解决PC机之间数据通信速率的瓶颈。     

基于ARM核的嵌入式CPU内AHB接口的实现

本文分析了基于芯核的嵌入式CPU设计的特点，提出了设计基于ARM核的嵌入式CPU内AHB接口存在的空洞问题。结合体系的设计，给出了通过改进AHB总线解决这些空洞的方法。最后讨论了嵌入式CPU在硬件上对AHB接口的实现。