针对硬件实现的整像素运动预测快速算法

一般基于预测的算法采用块匹配算法来消除相继帧简单冗余.通常,基于块的运动估计快速搜索算法采用的是减少搜索点的快速算法,文中介绍了一种适用于窄带低码率活动图像的帧间预测编码方法.根据H.264标准中的算法和编码方案,提出了一种帧间预测的硬件实现架构.运动预测完全针对亮度分量,采用基于中心预测和中途截止的快速搜索,给出了搜索窗结构.最后对其编码效果进行了分析.     

3DRS运动估计算法的FPGA实现

三维递归搜索(3-Dimension Recursive Search,3DRS)运动估计算法是帧率上变换(FRUC)处理系统的核心模块。基于3DRS算法采用双向运动估计的改进块匹配算法,在设计上使用块组的扫描处理方法大幅度减少系统的带宽开销,给出了系统硬件实现的架构和具体设计,并在FPGA上实现了3DRS的运动估计算法。验证结果表明该设计在FPGA上每秒钟可以处理60帧高清输入帧、15帧超高清输入帧。     

一种基于运动检测的运动搜索模式

帧间编码的运动搜索在视频编码的运算量中占据了很大比重,适当的运动搜索模式算法将有效地减少视频编码计算复杂度.文中提出了一种基于运动检测的搜索模式算法,相比传统的UMhexagonS搜索模式,在保持了相当的PSNR和码率水平下减少了平均60%左右的的搜索运算量.该搜索模式易于硬件实现,并且对各种视频编码制式都有较好的兼容性.     

双向预测帧率变换算法及硬件架构研究

为解决液晶电视图像在快速运动中的残影以及图像模糊闪烁等技术问题,提出采用双向预测算法来提升帧率。文章提出将基于经验阈值双向运动估计运动补偿算法应用在帧率倍频中,解决帧率提升中内插帧误差过大、减少块效应和空洞的问题。同时文章分析了全搜索和三步搜索以及空间递归搜索的算法开销,详细说明了双向运动估计三步搜索法,运动补偿内插帧的算法,且提出该算法的硬件架构,最后用图像序列进行软件仿真,得出了主观观测评价良好的内插帧图像效果。     

运动估计中一种基于分级搜索的快速菱形算法

文章在分析菱形算法的基础上，设计了一种区分出运动剧烈和缓慢的视频帧分析方法．在此基础上针对大部分的运动缓慢帧提出了一种新的搜索模板。实验结果表明，该方法同菱形搜索算法相比．可在基本不降低搜索效果的情况下极大的提高搜索效率。     

基于AVS高清编码器IME算法设计和实现

在一个典型的视频编码系统中,其中运动估计(ME)的运算量大约占总运算量的60%~90%,尤其未来的数字电视将以高清和超高清标称,意味着在保持一定的信噪比条件下更大的搜索范围。本文提出了一种基于以上算法优势特点的运动估计算法及其硬件实现――分层全搜索运动估计(HFSME),该算法支持AVS标准的多参考帧技术(B,P帧均采用2幅图像作为参考帧)、率失真优化(RDO)和4种宏块分块模式(16×16,16×8,8×16,8×8),并满足AVS高清实时编码器的需求。从性能上该算法及其硬件实现支持AVS Baseline级高清1080P,帧率达到30 fps,搜索面积达到234×98像素,相较于同样性能下的全搜索算法,峰值信噪比(PSNR)相差不大,但运算量只有全搜索算法运算量的1/4。同时,相较于文献[12]中的结构,本文设计的基于HFSME算法的IME(整像素运动估计)结构设计,在处理单元(PE)规模上是文献[12]结构的2倍,但是搜索范围能力是其4倍,并且吞吐率是其10倍,具有最优的性能,带来了良好的性价比。     

一种基于H.264的快速多参考帧选择算法

H．264采用的多参考帧运动估计极大地增加了编码器的复杂度。文中分析了各参考帧在运动估计中的作用,提出一种快速多参考帧选择算法以降低运算复杂度。该算法利用已编码相邻块参考帧的相关性,对参考帧进行预选择和排序,以避免不必要的运动搜索。可以与其它多参考帧运动估计算法相结合。实验结果表明,与H．264参考软件JM9．6中的快速算法UMHexagonS相比,提出的算法在保持编码图像质量的同时,可以进一步降低多参考帧运动估计的运算量,能够节省约35％的编码时间。     

H.264编码器软硬件设计和运动估计算法研究

介绍了基于DSP的H.264编码器实现硬件设计,对其关键部分作了功能说明,给出了基于DSP的软件设计思想,提出了多参考帧的运动估计快速算法--三维菱形搜索法(TDDS).     

基于时空域融合滤波的红外运动小目标检测算法

针对红外警戒与跟踪系统中的实时弱小运动目标检测问题．提出了一种基于时空域融合滤波的小目标检测算法。算法在空域上利用形态学Tophat滤波抑制背景增强目标．在时域上通过改进的帧间差分方法增强运动目标,时空域处理结果融合分割后,根据目标运动的连续性和规则性．利用相邻帧中可能目标点之间的位置关系判别目标。算法全面考虑到了运动小目标在时域与空域方面的特性,时空域融合增强后可大大提高目标信噪比。通过实际录取的云层背景飞机目标红外数据检测表明,时空域融合滤波方法能更有效地从复杂背景中检测低信噪比运动小目标,减小虚警率．抗噪声干扰能力强。算法易于硬件实现,能够有效地应用于红外搜索与跟踪系统的实时目标检测中。     

一种快速高效MPEG-4运动估计硬件结构的研究和实现

提出一种高度并行和多流水线处理的硬件结构,实现MPEG-4视频部分的全搜索块匹配运动估计算法.该硬件结构能实时地通过全搜索块匹配运动估计算法来搜索每个像素块最佳匹配运动向量,具有计算速度高、运动向量准确、较少的内置存储器要求、低运行时钟和低功耗等诸多优点,从而可满足移动视频业务和高清晰视频业务的需求.该硬件结构基于富士通的CE66库实现.     

H.264标准半像素精度运动估计的硬件结构设计

设计了一种实时的基于可变块的半像素精度运动估计模块,包括半像素插值模块和半像素搜索模块,插值模块采用6阶FIR滤波器进行插值,搜索模块采用分级搜索算法.此模块应用在H.264标准便携视频设备的编码部分,用Verilog语言编写,采用Xilinx公司XC4VSX25的FPGA芯片作为硬件实现的运算核心.     

Fast algorithm and efficient hardware architecture of half-pixel interpolation unit for H.264/AVC

A fast half-pixel motion estimation algorithm and its corresponding hardware architecture are presented. Unlike three steps are needed in typical half-pixel motion estimation algorithm, the presented algorithm needs only two steps to obtain all the interpolated pixels of an entire 8′8 block. The proposed architecture works in a parallel way and is simulated by Modelsim 6.5 SE, synthesized to the Xilinx Virtex4 XC4VLX15 Field Programmable Gate Array(FPGA) device, and verified by hardware platform. The implementation results show that this architecture can achieve 190 MHz and 11 clock cycles are reduced to complete the entire interpolation process in comparison with typical half-pixel interpolation, which meets the requirements of real-time application for very high defination videos.     

H.264中快速运动估计算法及其架构

提出了一种新的可应用于H.264中的运动估计算法和架构.该算法改进多级顺序排除算法(MSEA),将不同模式的块分为相同数量的子块,去除流程分支使数据流规则而有利于硬件实现,使其适用于H.264的可变块大小与分数像素精度的运动补偿预测.实验证明,该算法在提高搜索效率的前提下仍能保持优良的性能.     

视频后处理芯片中的运动估计器的实现

提出一种改进的三步搜索算法,并采用基于候选组处理的硬件结构实现.与候选块处理结构相比,提高了数据吞吐率,简化了硬件结构,极大地节省了硬件资源.该方案已经成功运用到视频后处理芯片项目中,实现了运动估计功能.     

H.264/AVC运动估计算法的硬件结构研究

运动估计是H.264/AVC编码器的重要组成部分,其运算量占据了整个编码器计算时间的60%~90%。对H.264/AVC运动估计的几种快速搜索算法进行分析比较,并在此基础上提出先进的六边形搜索算法。给出运动估计快速搜索算法的一般硬件结构,并在此基础上提出具有流水线并行处理能力的先进六边形搜索算法的硬件结构。实验结果表明：该硬件结构系统工作频率能够达到109.06 MHz,完全能够满足高清视频实时应用的要求。     

Conservative Approximation–Based Full‐Search Block Matching Algorithm Architecture for QCIF Digital Video Employing Systolic Array Architecture

This paper presents a power‐efficient hardware realization for a motion estimation technique that is based on the full‐search block matching algorithm (FSBMA). The considered input is the quarter common intermediate format of digital video. The mean of absolute difference (MAD) is the distortion criteria employed for the block matching process. The conventional architecture considered for the hardware realization of FSBMA is that of the shift register–based 2‐D systolic array. For this architecture, a conservative approximation technique is adapted to eliminate unnecessary MAD computations involved in the block matching process. Upon introducing the technique to the conventional architecture, the power and complexity of its implantation is reduced, while the accuracy of the motion vector extracted from the block matching process is preserved. The proposed architecture is verified for its functional specifications. A performance evaluation of the proposed architecture is carried out using parameters such as power, area, operating frequency, and efficiency.     

一种新的算法可编程的运动估计协处理器

本文针对块匹配运动估计快速搜索算法的要求,设计了一种算法可编程的运动估计及运动补偿协处理器。该协处理器设计采用软硬件协同处理结构。灵活的指令集和高效的硬件并行执行单元相结合,使得该协处理器具备可编程处理器结构及树形结构运动估计VLSI结构的优点,可以兼顾运动估计算法高处理效率和灵活性的要求。设计的协处理器不拘泥于某种快速搜索算法,通过改变内部程序代码,可以实现多种快速运动估计算法,包括TSS、DS、HEXBS、MVFAST、EPZS等,同时具备很强的可扩展性。与同类设计相比,本设计具有高效、灵活、算法可配置的特点,同时设计消耗的硬件资源也大幅减小。     

Power efficient SDS motion estimation architecture using dynamic iteration control and hierarchical adder compressors for real time HDTV video coding

This paper presents a high performance, power efficient and low hardware cost architecture for motion estimation (ME) targeting portable consumer applications. This hardware uses the Sub-sampled Diamond Search algorithm (SDS) with a Dynamic Iteration Control (DIC). The SDS–DIC algorithm can significantly reduce the number of SAD (Sum of Absolute Difference) calculations for block matching, thus enabling the development of an efficient hardware design for the ME. The DIC technique allows for the required throughput to be achieved with a restriction in the number of iterations, which contributes to the reduction in the overall number of clock cycles needed for the motion vector calculation. The processing units (PU) of the ME were developed by using efficient hierarchical adder-compressors, where simultaneous additions of more than two operands can be performed. The results we present show that, by using both the adder compressors in the PU and the DIC technique, it is possible to obtain an efficient ME architecture with higher performance and reduced power consumption. The architecture that implements this algorithm and the PUs was described in VHDL. Hardware synthesis results are presented for a 0.18 μm CMOS standard cell library. The architecture can reach real time for HDTV 1080p with less than 40 mW of power consumption.     

The switching-activity estimation of SAD engine for video coding systems

The sum of absolute difference (SAD) is generally adopted as a cost function in motion estimation (ME) and temporal error concealment (TEC) algorithm owing to its efficiency. The hardware architecture of SAD also consumes considerable power dissipation in video codec chip. Hence, the switching-activity analysis on SAD is quite essential from algorithm/architecture perspectives. This work develops the estimation formulas for switching-activity dedicated for SAD engine according to probability theory. The experiment results reveal that the probability error rate (PER) of the SAD engine is as minor as 5.61%. Consequently, this leads to a precise switching-activity estimation of the SAD-based algorithm/architecture for video signal processing.     

汽车驾驶模拟器二自由度运动系统

为汽车驾驶模拟器设计了一种二自由度运动系统。该系统采用电动驱动方式,提供仰俯、侧倾两个自由度运动。介绍了该系统软、硬件结构和相关控制算法。其中硬件系统由运动平台和电控系统构成,执行机构采用伺服电机及电动缸。软件系统将汽车运行参数解算成电动缸的控制参数,控制电动缸完成运动控制。平台可以实现汽车运行过程中的大部分体感模拟。