基于Verilog HDL的电梯系统设计

从状态机的角度,介绍了一种电梯控制器的Verilog HDL设计方法。将其嵌入到FPGA中,用于实现电梯的控制。着重介绍电梯的总体设计方案,详细描述其内部状态机的工作原理,并提供了电梯中主控制器与分控制器通信部分的Verilog源代码。给出了在Xilinx公司的ISE6.2+ModelSimXE5.6软件平台中进行EDA的综合结果与时序仿真,并遵循方向优先的原则提供3个楼层多用户的载客服务并指示电梯的运行情况。实际应用表明,该系统设计灵活,运行可靠,成本低廉,有一定的应用价值。     

应用Verilog HDL进行数字系统设计实例

本文介绍了Verilog HDL设计方法；在Lattice公司的ispDesignExpert设计软件上用Verilog HDL设计了电梯控制器，并成功地进行了仿真和验证。     

基于Verilog HDL的FPGA数字系统设计优化

文章介绍了基于FPGA的数字系统设计优化的两种重要技术：流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。     

硬件描述语言Verilog HDL及应用

本文主要介绍硬件描述语言Verilog HDL的特点以及它在大规模成电路设计中的应用,并给出了实际应用的关键步骤。     

基于Verilog HDL实现RISC微处理器

介绍基于精简指令计算机技术的8位微处理器的设计与实现,主要包括指令集取指、分析、执行、回写单元的设计;以及取指、执行、回写三级流水线技术的实现。微处理器包含8个基本部件：时钟发生器、指令寄存器、累加器、算术逻辑运算单元、数据控制器、状态控制器、程序计数器、地址译码器。设计使用可综合的Verilog HDL语言描述,采用Xilinx公司最新的集成开发工具软件ISE 6．2及该公司的XC9572 Flash工艺CPLD器件和Modelsim验证实现。     

C程序的Verilog HDL实现

随着电子信息技术的不断发展,电子系统模块化的设计思想已经深入人心。因此,加强软件和硬件模块设计经验的相互借鉴意义重大。针对这种情况,借助于有限状态机理论,提出了一种将C程序转化成Verilog HDL描述的具体方法。同时,详细介绍了有限状态机理论,分析了在利用有限状态机进行设计时应该遵循的准则,并给出了一个具体的转化实例和最终的仿真结果。从仿真结果可以看出此方法是可行的。     

基于Verilog HDL的DDS设计与实现

本文重点介绍了DDS技术的原理和实现方法。给出了生成DDS各个模块的具体方法,并且利用硬件描述语言Verilog HDL进行了相关模块的设计,然后在Quartus Ⅱ开发环境上通过了编译,最后在Modelsim中进行仿真验证,得到了需要产生的波形。     

Verilog HDL在现代EDA中的应用

本文通过一个简单的例子介绍了Verilog HDL语言的应用,对比地给出了功能仿真和时序仿真的波形,说明了实现电子电路的自动化设计（EDA）过程。     

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。     

Verilog HDL阻塞属性探究及其应用

阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦.阻塞赋值与非阻塞赋值语句既血脉相连,又有本质的区别.透过原理和实际应用.从不同侧面对阻塞赋值与非阻塞赋值进行剖析,并阐述了阻塞赋值与非阻塞赋值的各自特点及其应用.     

基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM.介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊.最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果.     

基于Verilog HDL语言的FPGA设计

采用Verilog HDL语言在Ahera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计，以及在与其它各种数字逻辑设计方法的比较下，显示出使用Verilog HDL语言的优越性．     

基于Verilog HDL的异步FIFO设计与实现

异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。     

基于Verilog HDL的数字逻辑电路教学改革与探索

本文针对计算机专业学生的特点,提出将VerilogHDL语言引入到数字逻辑电路教学中,并通过实例讲解阐述了使用VerilogHDL语言教学的优势。     

基于Verilog HDL设计的自动数据采集系统

介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、VerilogHDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信号处理能力。     

Verilog HDL的ITL形式语义及其应用

硬件描述语言为硬件设计师提供一个非常好的分析和设计数字硬件的工具,也为沟通软件和硬件提供了一种方法.然而它缺乏对于电路逻辑关系描述和分析的形式化方法,尤其是基于时序的逻辑描述.这对于化简和检验正确性都带来麻烦.ITL语言描述则提供另一套基于时序的形式化解决方法.用ITL能够方便准确地描述基于时序的数字电路,却缺乏可执行能力,运算公式不能直接进行计算机仿真和验证.Tempura则是ITL强有力的可编程可执行的工具集,大大增强ITL的实用性.通过对RS触发器的描述与验证说明这三者之间的联系,展现ITL等形式方法的发展前景.     

基于Verilog HDL的FIR数字滤波器设计与仿真

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。     

用Verilog HDL进行可综合RTL设计概述

Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.