一种基于动态阈值NMOS管的1．2V模拟乘法器

基于CSMC0．6μm DPDM CMOS工艺进行设计,利用4个动态闽值NMOS和2个有源电阻实现了一种1．2V低功耗模拟乘法器电路,既节省了输入晶体管数目,又节省了偏置晶体管和偏置电路．1．2V模拟乘法器的输入信号VinA的频率为5MHz,信号峰峰值为1．0V,输入信号VinB的频率为100MHz,信号峰峰值为0．5V时,输出信号Vout的峰峰值为0．35V,一次谐波和三次谐波的差值为40dB．1．2V模拟乘法器输出信号的频带宽度为375MHz,平均电源电流约为30μA,即动态功耗约为36μw,适合于便携式电子产品和带宽要求不太高（400MHz以下）的场合．     

一种基于亚阈值区特性的CMOS四象限模拟乘法器

讨论了基于ＭＯＳ晶体管亚阈值区特性的ＣＭＯＳ四象限模拟乘法器的设计。分析了四种乘法器核的直流传输特性，给出的ＰＳＰＩＣＥ模拟结果验证了理论分析。模拟结果表明，对于电源电压为１．５Ｖ（或±１．５Ｖ），当输入电压范围限于±０．０８Ｖ时，非线性误差小于１％；－３ｄＢ带宽约为３４０ｋＨｚ，静态功耗小于１μＷ。给出的乘法器核可应用在便携式电子系统模拟信号处理电路中，特别适于在神经网络系统中的应用。     

一种低压高线性CMOS模拟乘法器设计

提出了一种新颖的CMOS四象限模拟乘法器电路．该乘法器基于交叉耦合平方电路结构,并采用减法电路来实现。它采用0．18μmCMOS工艺,使用HSPICE软件仿真。仿真结果显示,该乘法器电路在1．8V的电源电压下工作时,静态功耗可低至80μW,其线性输入范围达到±0．3V,-3dB带宽可达到1GHz,而且与先前低电压乘法器电路相比,在同样的功耗和电源电压下,具有更好的线性度。     

±5V高频四象限CMOS模拟乘法器

提出了一种新型四象限ＣＭＯＳ模拟乘法器电路,其核心结构为线性化压控源耦对。基于ＭＯＳＩＳ２μｍｐ－阱ＣＭＯＳ工艺参数的ＰＳＰＩＣＥ模拟结果表明：当电源电压为±５Ｖ,输入范围为±４Ｖ时,非线性误差小于０．９％,乘法运算误差小于１．０％;在±３Ｖ的人非线性误差小于０．４％,乘法运算误差小于０．７％;－３ｄＢ带宽一端为１３０ＭＨＺ,另一端为７２０ＭＨＺ;整个电路静态功耗为４．９０ｍＷ。     

一种高性能的CMOS四象限模拟乘法器

本文介绍了一种带预处理电路的ＣＭＯＳ四象限模拟乘法器，对其预处理电路（有源衰减器及电平位移电路）和乘法器核心电路的非线性误差作了详细的讨论．设计采用３微米Ｎ阱硅栅ＣＭＯＳ工艺，并给出了电路的ＳＰＩＣＥ模拟结果．当电源电压为±５Ｖ时，功耗小于６．５ｍＷ，线性输入电压范围约为±４Ｖ；当输入电压范围限于±３Ｖ内时，总谐波失真和非线性误差均小于０．３３％，－３ｄＢ带宽为１３．０ＭＨｚ和２．２ＭＨｚ；当输入电压范围限于±２Ｖ内时，总谐波失真小于０．１８％，具有良好的性能．     

一种结构简单的低压CMOS四象限模拟乘法器

提出了一种结构简单、采用有源衰减器的低压ＣＭＯＳ四象限模拟乘法器。详细分析了电路的结构和设计原理,给出了电路的ＰＳＰＩＣＥ模拟结果。模拟结果表明,当电源电压为±１．５Ｖ时,功耗小于８０μＷ,线性输入电压范围约为±０．５Ｖ;当输入电压范围限于±０．３Ｖ时,非线性误差小于１．３％;－３ｄＢ带宽约为３．２ＭＨｚ。该乘法器电路可应用于低压模拟信号处理电路中。     

一种CMOS四象限模拟乘法器的设计

本文提出了一种CMOS四象限模拟乘法器。这种乘法器基于MOS晶体管的电流-电压平方关系,采用线性MOS跨导器、悬浮电压发生器和线性MOS电阻完成乘法运算。这种乘法器具有单端输出电压和较好的温度特性。文章比较详细地介绍了电路特点和工作原理,分析了电路的温度性能,并给出了SPICEⅡ的模拟结果。     

一种低功耗、高精度四象限模拟乘法器电路

基于双极工艺设计了一种低功耗、高精度四象限模拟乘法器,主要包括:带隙基准源、乘法器单元、运算放大器三个模块。带隙基准包含启动电路和核心带隙模块,带隙基准引入二阶高温补偿使得温漂系数仅为2.3×10^(-6)/℃。乘法器采用基本的吉尔伯特单元作为核心,加入射极反馈电阻提高线性度,实现电流相乘后通过输出运放转换成单端电压输出。运算放大器为标准的差分输入、单端输出,用于对信号的缓冲,增强驱动能力。整体芯片供电电压为±5 V,电压输入范围为-2.5~+2.5 V,典型条件下线性误差仅为0.015%,总谐波失真为0.023%,电源电流为18.89 mA,电源抑制比为88.26 dB。同时端口带有ESD保护结构,保证电路在运输和使用过程中不发生损坏。     

集成CMOS四象限模拟乘法器

给出了一种CMOS型四象限模拟乘法器，该乘法器采用有源衰减器结合吉尔伯特单元结构.利用基于CSMC的0.6μm n阱2p2m工艺SPICE BSIM3V3 MOS模型(level=49)进行仿真，采用单电源5V电压供电.利用HSPICE仿真并给出了仿真的结果及版图实现.     

集成CMOS四象限模拟乘法器

给出了一种CMOS型四象限模拟乘法器,该乘法器采用有源衰减器结合吉尔伯特单元结构.利用基于CSMC的0.6μm n阱2p2m工艺SPICE BSIM3V3 MOS模型(level=49)进行仿真,采用单电源5V电压供电.利用HSPICE仿真并给出了仿真的结果及版图实现.     

Low Voltage High-Speed CMOS Square-Law Composite Transistor Cell

A new low voltage high-speed CMOS composite transistor is presented. It lowers supply voltage down to |V _t |+2 V _ds,sat and considerably extends input voltage operating range and achieves high speed operation. As an application example, it is used in the design of a high-speed four quadrant analog multiplier. Simulations results using MOSIS 2 m N-well process with a 3 V supply are given.     

CM7510系列CMOS高压模拟开关电路的研究

本文介绍CM7510系列CMOS高压模拟开关电路的设计,版图设计,工艺及电路性能。从理论和实验中分析了常规工艺中影响击穿电压的几个关键工艺参数。     

一种宽输入范围CMOS模拟乘法器的优化设计

设计了一种基于CMOS工艺设计的宽输入范围的Gilbert单元乘法器.通过在乘法器的输入端加入有源衰减器和电位平移电路,增大了乘法器的输入范围(±4 V).该乘法器采用TSMC 0.35 μm的CMOS工艺进行设计,并用HSpice仿真器对电路进行了仿真,得到了电源电压为±4 V,以及线性电压输入范围为±4 V时,非线性误差小于1.0%,乘法运算误差小于0.3%,x输入端的-3 dB带宽为470 MHz,y输入端的-3 dB带宽为4.20 GHz的良好结果,整个乘法器电路的功耗为2.82 mW.     

非带隙低功耗低温漂CMOS电压基准电路设计

通过Vth与VT(热电压)相互补偿原理,提出一种新型非带隙CMOS电压基准源,其输出基准电压具有极低温度系数.采用0.34μmFoundry18工艺模型和Candance Spectre EDA工具对电路进行模拟验证,获得以下结果:输出电压为552.845mV(T=27℃,VDD=3.3V),温度系数为1.98ppm/℃(-30℃℃～+130℃),功耗为21.85μw.电源电压从2.5V变到4.5V,输出电压的变化为0.15％(相对于VDD=3.3V时的输出).该电压基准源可望应用于高精度、低功耗IC系统的设计研发.     

一种低压CMOS衬底驱动共源共栅电流镜

基于PMOS衬底驱动技术设计了低压PMOS衬底驱动CMOS共源共栅电流镜电路(BDCCM),并讨论分析了其输入阻抗、输出阻抗和频率特性。BDCCM的最低输入压降要求只有0.4V,但是其输入输出线性度和频率带宽要比传统的共源共栅电流镜低,是低频低压CMOS模拟集成电路设计的新型高性能共源共栅电流镜。     

A Symmetric Complementary Structure for RF CMOS Analog Squarer and Four-Quadrant Analog Multiplier

A symmetric complementary structure for CMOS analog squarer and four-quadrant multiplier is proposed and analyzed. Analog squarer and a four-quadrant analog multiplier by utilizing the square-algebraic identity in the MOS triode region are presented. The squarer has a symmetric complementary configuration of the push-pull source follower and provides high performance in terms of linearity, power consumption, frequency response and total harmonic distortion (THD). The squarer, with –3 dB bandwidth of 1.3 GHz, had a nonlinearity error less than 1% over input signal range of ±1 V. The multiplier is basically constructed by voltage subtractors (for differential function of inputs) and sum-squaring as well as difference-squaring core circuits (for multiplication of two differential inputs signals). The multiplier has a nonlinearity error less than 1% over ±0.5 V input range. The circuit provides a –3 dB bandwidth higher than 1.3 GHz and exhibits a THD lower than 1% with a 1 V peak-to-peak input voltage, which dissipating 2.6 mW. The second-order effects including mismatch effects are discussed. The proposed circuits will be useful in various RF analog signal-processing applications.     

A CMOS Analog Multiplier Free from Mobility Reduction and Body Effect

This paper proposes a novel CMOS analog multiplier. As its significant merit, it is free from mobility reduction and body effect. Thus, the proposed multiplier is expected to have good linearity, comparing with conventional multipliers. Four transistors operating in the linear region constitute the input cell of the multiplier. Their sources and backgates are connected to the ground to cancel the body effect. Their gates are fixed to the same bias voltage to remove the effect of the mobility reduction. Input signals are applied to the drains of the input cell transistors through modified nullors. The simulation results show that THD is less than 0.8% for 0.6 V_p-p input signal at 2.5 V supply voltage, and that the 3 dB bandwidth is up to about 13.3 MHz.