TEA密码算法的VLSI实现

提出了两种实现TEA的结构,并采用其中一种结构设计了TEA加解密处理器电路模块,将其成功地应用在非接触的智能IC卡中．该加解密处理器硬件模块可分别实现加密和解密运算,循环迭代次数具有可编程特性．该处理器模块占用较小的芯片面积,具有很小的功耗,可以方便地与8位微处理器连接,适用于各种嵌入式系统中．     

轻量级AES加解密芯片设计与实现

为满足资源受限环境下的安全加解密芯片的设计要求,提出了一种轻量级AES加解密实现方法.该方法采用8位串行数据通路,模块复合结构,并对加解密过程中的状态矩阵、列混合模块和密钥扩展模块的设计优化,用最少的硬件资源实现加解密功能,有效地提高硬件利用率.仿真及实验证明,该设计具有芯片面积小、功耗低的优点,可以满足无线移动网络以及其他资源受限环境.     

CCPRM数位加解密模块及其应用

文章设计并定义了一种特别的加、解密方法(CcPRM),该方法以可录介质ID为依据,通过页存储模块内数据的移位实现了数据的加、解密过程;此方法采用FPGA芯片实现,具有高速,高保密特点;该模块植入SD卡后,储存卡实现了存储资料的加密保护,具有高速,高保密特点.     

CCPRH数位加解密模块及其应用

文章设计并定义了一种特别的加、解密方法(CcPRM),该方法以可录介质ID为依据,通过页存储模块内数据的移位实现了数据的加、解密过程;此方法采用FPGA芯片实现,具有高速,高保密特点;该模块植入SD卡后,储存卡实现了存储资料的加密保护,具有高速,高保密特点.     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

基于FPGA的PCI硬件加解密卡设计

提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现.分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法的原理、步骤和硬件实现、PCI接口模块的IP核设计以及USB接口模块的电路连接.系统硬件以FPGA为核心,使用Quartus Ⅱ 7.2软件和VHDL语言设计,软件由DriverStudio 2.7和Visual C++6.0设计.采用192位密钥的DESX分组对称加解密算法来取代64位DES算法,密文和密钥在专用硬件中存储,计算机内只有明文,有效防止黑客攻击,保护数据安全.设计采用逻辑综合式取代时钟驱动级联式来实现DESX算法,使加密一组数据的时间由16个周期缩短为1个周期.     

基于SafeXcel芯片的IPV6安全模块的设计

讨论将高速密码芯片应用到IPV6安全模块研制中的一种应用方案。方案以SafeXcel系列安全芯片作为加／解密算法模块的内核。给出这种用于增强IPV6路由器安全性的安全模块的结构设计方案和实现方法,该安全模块可以实现对IPV6数据包的实时IPSec保护,大大改进高性能网络中对数据流进行实时加／解密的性能。     

基于RSA系统的Montgomery算法的改进设计

针对Montgomery算法中模乘模块的CIOS模式提出了一种改进算法。该算法模式比原CIOS模式节省了近一半的操作次数,并且给出了一种优化的硬件实现结构。在保证系统规模较小的基础上采用了两个相同的数据通路以加速运算速度,同时采用了移位寄存器结构进一步简化时序控制的复杂性。此改进算法适用于各种公钥体制的加解密处理器。     

基于SCCⅡ芯片的数据保护方案的设计与实现

SCCⅡ芯片是一款以国产高性能低功耗32位RISC处理器C*Core为基础开发的,具有RSA/DES/ECC等加解密功能的安全芯片。由于该芯片主要应用于信息安全领域,其对于存放于片内Flash的数据安全性有着很高的要求。介绍了一种利用SCCⅡ的MMU模块实现的针对该安全芯片的片内数据保护的方案,它可以广泛应用于USB Key、智能卡、终端加密机等设备上,为芯片提供更高的安全级别。     

数据库三层安全结构设计

数据库的安全的一项关键技术是数据库加密,加密粒度涉及到整个数据库、表、字段、记录,但是,不论采取何种加密粒度,都不可避免影响到数据库的访问效率。如何能兼而得之？对此,可以设计一种三层结构,它包括系统CA模块、授权登录模块、加解密模块共三层,系统CA模块负责身份认证,授权登录负责用户权限管理,加解密模块直接保证数据库本身的安全。三层结构在保证数据库安全的前提下,有效保证了用户访问数据库的效率。     

Efficient Implementations for AES Encryption and Decryption

This paper proposes two efficient architectures for hardware implementation of the Advanced Encryption Standard (AES) algorithm. The composite field arithmetic for implementing SubBytes (S-box) and InvSubBytes (Inverse S-box) transformations investigated by several authors is used as the basis for deriving the proposed architectures. The first architecture for encryption is based on optimized S-box followed by bit-wise implementation of MixColumns and AddRoundKey and optimized Inverse S-box followed by bit-wise implementation of InvMixColumns and AddMixRoundKey for decryption. The proposed S-box and Inverse S-box used in this architecture are designed as a cascade of three blocks. In the second proposed architecture, the block III of the proposed S-box is combined with the MixColumns and AddRoundKey transformations forming an integrated unit for encryption. An integrated unit for decryption combining the block III of the proposed InvSubBytes with InvMixColumns and AddMixRoundKey is formed on similar lines. The delays of the proposed architectures for VLSI implementation are found to be the shortest compared to the state-of-the-art implementations of AES operating in non-feedback mode. Iterative and fully unrolled sub-pipelined designs including key schedule are implemented using FPGA and ASIC. The proposed designs are efficient in terms of Kgates/Giga-bits per second ratio compared with few recent state-of-the-art ASIC (0.18-μm CMOS standard cell) based designs and throughput per area (TPA) for FPGA implementations.     

改进型SOA-MZI全光异或门的加解密仿真研究

全光加密技术是解决目前光纤通信网的加解密速率瓶颈及物理层潜在的安全威胁的有力保证。针对现有全光异或加解密方案工作速率普遍较低的问题,在传统的SOA-MZI型全光异或门的基础上,利用两段色散互补的G.655单模光纤,并结合一个相位偏移器设计了一种改进型SOA-MZI全光异或方案,以该改进方案作为全光安全处理器在OptiSystem7.0仿真平台上搭建新的全光异或加解密方案,对输入信号比特速率分别为10Gb/s和40Gb/s的加解密方案进行了仿真实验验证。结果表明:基于改进型SOA-MIZ全光异或门的加解密方案可将全光异或加解密速率提高到40Gb/s,并且解密恢复出的明文数据的消光比约可以达到20dB,最大Q值约为25.7,加解密过程不会对通信系统引入额外误码。     

基于五维混沌系统的图像加密研究

随着计算机技术、信息技术和通讯技术等高科技技术在近年来的迅猛发展,信息加密越来越受到人们的重视,提出了基于五维混沌系统用来实现图像加密的方法,并利用迭代次数和方式作为密码,实现了图像加密和解密,为信息加密提供了一种新方法。     

A 177 Mb/s VLSI implementation of the International Data EncryptionAlgorithm

A VLSI implementation of the International Data Encryption Algorithm is presented. Security considerations led to novel system concepts in chip design including protection of sensitive information and on-line failure detection capabilities. BIST was instrumental for reconciling contradicting requirements of VLSI testability and cryptographic security. The VLSI chip implements data encryption and decryption in a single hardware unit. All important standardized modes of operation of block ciphers, such as ECB, CBC, CFB, OFB, and MAC, are supported. In addition, new modes are proposed and implemented to fully exploit the algorithm's inherent parallelism. With a system clock frequency of 25 MHz the device permits a data conversion rate of more than 177 Mb/s. Therefore, the chip can be applied to on-line encryption in high-speed networking protocols like ATM or FDDI     

RSA算法及其一种简单实现方法的设计

分析了RSA公钥密码算法的基本原理,根据算法原理中加密时所取素数应等长的建议,在PC机限制的范围内利用列等长素数表的方法设计了一种较为简单的实现方法.该实现方法既可以作为研究加密算法的平台,又可以通过延伸该平台应用于一些实际的通信系统.通过分析对明文信息的加密和密文信息的解密过程,列出了本算法实现的具体步骤,并给出了程序主模块的执行结果和加密、解密函数的程序流程,举例演示了加密和解密的过程.     

高速3-DES算法IP核的设计与实现

信息加密是一种解决网络信息安全问题最直接有效的方法。为了满足大量连续数据加解密的需求,通过对流水结构的优化,对子密钥生成与选通模块的并行设计,开发了一种高速3-DES算法IP核,具有很好的灵活性和适应性,适用于宽带高速网络设备。该IP核采用专用集成电路设计的方法,可用于片上系统的设计,通过仿真可知其最高加解密速率能够达到6.05 Gb/s。     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

一种网络传输信息加密解密系统研制的方法

在对公钥密码体制分析的基础上，研究了RSA密码体制的实现算法，设计了系统程序模块。开发了端对端的网络传输信息加密解密系统。测试表明采用RSA密码体制可以研制出安全性更高的网络传输信息加密解密系统。