一种TPC硬判决译码改进算法研究

针对Turbo乘积码(TPC)传统硬判决译码算法中某些错误可以检测但无法纠正的问题,提出了一种改进的TPC硬判决译码算法.该算法在对传统硬判决译码算法进行多次迭代的基础上,通过串接检错、估算错误总数、构造错码候选码字集、选取最优码字等步骤来解决传统算法可检而不可纠的错误图样问题.仿真结果表明:在误比特率为10-5时,与...     

低复杂度和低译码时延TPC迭代译码算法

现有的TPC串行迭代译码结构复杂度相对较高,译码时延较大,而低译码延时的Argon并行迭代译码结构则与串行结构相比有一定的性能损失。针对这些问题,本文提出了一种并行改进迭代译码结构。使用该改进并行迭代译码结构能够达到和串行结构相同的译码性能,并且译码时延降低为串行结构的一半。为了进一步降低译码复杂度和译码时延,在低可信度码元的搜索,候选码字欧氏距离的计算以及似然码字和竞争码字的搜索方面进一步作了优化。其中在欧氏距离的计算中采用格雷编码的测试图样,较大的减少了译码复杂度。最后完成了TPC译码并行改进结构的硬件实现,实测表明4次迭代的TPC译码器可以达到28Mbps的译码速度。     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖...     

分块并行Turbo码译码算法的研究

Turbo码译码采用迭代译码思想,译码时延较大是其应用于实时性要求较高的通信系统中的一大障碍.为了减少译码计算的时延,利用递推迭代的思想,给出一种分块并行译码的方法,即将接收的整个码字分成若干子块,各子块进行并行处理,其中各子块的前后向递推公式的初始值由相邻子块的前一次迭代译码的边界计算值传递.实验仿真结果表明这种并行译码方法可以取得较好的译码性能,在硬件实现方面可以大大降低译码计算复杂度和时延,从而降低整个Turbo码译码时延.     

基于MapReduce框架的BCH码并行译码研究

传统BCH码串行迭代译码算法计算量大、译码速度慢,无法满足大数据环境下快速译码的要求。本文提出一种基于MapReduce分布式框架的并行译码算法,通过译码的分布式和并行化减少译码时间,通过查找表译码减少译码时的计算量,从而获得较好的译码性能。     

一种高吞吐率的系统Raptor码并行译码方法

在系统Raptor码译码中,针对高复杂度的高斯消元运算导致译码延时大、吞吐率低的问题,提出一种低延时高吞吐率的降维并行译码方案。该方案采用仅对少量丢包译码的低复杂度降维运算,替换对全部源数据包译码的高斯消元运算,降低译码延时;并针对降维译码采用全并行的硬件结构实现,提高译码吞吐率。依此方案,在Xilinx FPGA XC7K410T平台上实现系统Raptor译码器。测试结果表明,当网络丢包率在10-2以下时,译码数据吞吐率达到3.5 Gbps,是相同硬件下采用高斯消元译码实现的80倍以上。     

全ROM化并行乘法器

本文提出全ROM化并行乘法器的构成方法,这种乘法器由于抛弃CLA型加法器,而采用全ROM化多输入并行加法网络作为部分积的加法电路,比Wallace方式和Dadda方式大大提高乘法速度。全ROM化乘法器具有结构简单、速度快、容易实现LSI化和CAD化的优点。因此,作为新型运算部件,在智能化仪器和数字专用处理器中具有极好的推广价值。     

基于并行预测控制的Turbo码译码结构

提出一种基于并行预测控制的Turbo码译码结构. 通过建立预测控制模块(PCA)来预测分量译码器第n+1次的译码外部信息值. 相比于传统的并行译码方案,基于PCA模块的PPC-Turbo结构可以降低译码算法的复杂度,并减少译码时延. 通过对单次外部信息值预测（6～9次）及复次外部信息值预测（6+8、7+9次）,对比了外部信息预测的变化趋势及不同帧长（1?024、512、256、128、64帧）情况下的译码时延,验证了译码时延的减少. 在帧长为1?024、信噪比为0～2?dB时,对译码器2第6～8次的外部信息进行了单次预测,比较了PPC-Turbo与Turbo的误比特率(BER)性能,结果表明,两者的BER非常接近,预测控制模块可以代替分量译码器的一次译码迭代.     

TPC码纠错能力分析及一种改进的迭代译码算法

针对Turbo乘积码实际纠错能力与理论纠错能力的差距,在对Turbo乘积码的编码构造方法的研究基础上,推导证明了Turbo乘积码的理论纠错能力、实际能达到的纠错能力,得出了若分量码纠错能力均为t,则TPC纠错能力为(t 1)2 t的结论;提出了一种可串接在常规算法之后的改进的译码算法,可对常规算法可以检测但无法纠错的情况进行处理.仿真结果表明,在信噪比较低的情况下,本译码算法可进一步提高译码性能.     

改进的低密度校验码的定点译码实现

为了解决低密度校验码（LDPC）的并行译码实现方法在定点设计中出现的迭代发散问题,提出了一种改进的并行译码实现方法,同时分析了改进后加速迭代收敛的原因,并且给出在硬件实现中的流水线结构.通过消除定点设计时,由有限精度效应导致的迭代过程中运算值不满足函数输入条件、无法正确处理的异常状态,使得迭代迅速收敛,得出正确的译码结果;且硬件实现资源与原有的并行译码实现方法相比,没有增加过多的控制逻辑和运算复杂度.仿真结果表明,采用该实现方法的LDPC定点译码设计在AWGN信道下得到了良好的性能,特别在高码率下,与前-后向实现方法相比性能差异可以忽略,且硬件复杂度更低.     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

High Speed Versatile Reed-Solomon Decoder for Correcting Errors and Erasures

A new Chien search method for shortened Reed-Solomon(RS) code is proposed,based on this,a versatile RS decoder for correcting both errors and erasures is designed.Compared with the traditional RS decoder,the weighted coefficient of the Chien search method is calculated sequentially through the three pipelined stages of the decoder.And therefore,the computation of the errata locator polynomial and errata evaluator polynomial needs to be modified.The versatile RS decoder with minimum distance 21 has been synthesized in the Xilinx Virtex-Ⅱ series field programmable gate array(FPGA) xc2v1000-5 and is used by concatenated coding system for satellite communication.Results show that the maximum data processing rate can be up to 1.3 Gbit/s.     

高速整数开方电路的流水线设计

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。     

基于FPGA的Turbo码译码器设计与实现

讨论了基于滑窗MAX-LOG-MAP算法的Turbo码译码器的FPGA实现方案.采用基于流水线和多时钟的设计,提高了译码速度,同时在对算法流程分析基础上,通过优化设计,减少了译码所需的存储量.整个设计用VHDL语言描述,并在Altera公司的Cyclone系列上得到了实现.     

超高频RFID标签命令头解析模块设计

该文针对超高频RFIDISO 18000-6C标准,分析了移位寄存器解析方案的冗余状态,提出了采用有限状态机优化超高频RFID标签命令头解析面积的方法。采用Verilog HDL,通过设置6组命令,进行了常用方案和新提出方案逻辑门数量的对比,从而反应出标签芯片电路面积的变化。实验结果表明,当指令数量在12 32条之间时,用有限状态机解析命令头的电路面积比用移位寄存器解析的面积小15%33%。     

高速数字解调中的并行处理算法

在分析频域并行FIR滤波性能特点的基础上,提出了一种时域并行FIR滤波处理方案,该方案能以较低复杂度实 现600Mb/s以上数字调制信号的解调。还提出了一种基于多相滤波器组和并行处理的高精度符号同步方法,可以在不提高接 收信号采样率和几乎不增加硬件复杂度的条件下,使符号同步精度提高一倍。最后给出了基于以上方法设计的原理样机的测 试结果。     

高速数据采集预处理系统

研究了一种新型高速数据采集与处理系统。通过软硬件的设计能够正确测量并显示触头断开电路时过电压信号和电路功率因数、电源频率、I^t、燃弧时间等参数。试验证明该系统具有较高的数据采集速度和波形分辨率,它为电弧电压突变运动过程的深入研究提供了新的分析方法和手段。     

MUSIC算法在高速并行处理机上的实现

利用FPGA的特点,提出了一种实现MUSIC算法的新的高速并行硬件解决方案。给出了对MUSIC算法进行预处理的结果,为硬件实现加速提供可能;导出了MUSIC算法适合于FPGA实现的并行分解方法;介绍了用FPGA来实现谱峰搜索的新方法。结果表明,该设计方法处理速度理想,能够满足实时性要求。     

在Turbo码数据帧中插入循环码实现纠错

提出Turbo码译码器输出似然比绝对值最小的若干符号出现差错的概率最大,可以将此若干符号的位置作为Turbo码译码器输出数据帧错误位置的依据。在此基础上,在Turbo码的数据帧中插入简单的CRC码即可前向纠正单个或多个随机差错。