一种新型高速CMOS全差分运算放大器设计

设计了一种基于流水线模/数转换系统应用的低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构与一种新型连续时间共模反馈电路相结合以达到高速度及较好的稳定性。设计基于SMIC 0.25μm CMOS标准工艺模型,在Cadence环境下对电路进行了Spectre仿真。在2.5V单电源电压下,驱动0.5pF负载时,开环增益为71.1dB,单位增益带宽为303MHz,相位裕度为52°,转换速率高达368.7V/μs,建立时间为12.4ns。     

一种高速CMOS全差分运算放大器

设计并讨论了一种高速CMOS全差分运算放大器.设计中采用了折叠共源共栅结构、连续时间共模反馈以及独特的偏置电路,以期达到高速及良好的稳定性.基于TSMC 0.25 μ m CMOS工艺,仿真结果表明,在2.5V的单电源电压下,运算放大器的直流开环增益为71.9dB,单位增益带宽为495MHz(CL=0.5pF),建立时间为24ns,功耗为3.9mW.     

低电压高速CMOS全差分运算放大器设计

设计了一种低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构、连续时间共模反馈电路以及低压宽摆幅偏置电路,以实现在高稳定性下的高增益带宽、大输出摆幅。在Cadence环境下,基于TSMC 0.25μm CMOS标准工艺模型,对电路进行了spectre仿真。在2.5V电源电压下,驱动1pF负载时,开环增益71.6dB,单位增益带宽501MHz,功耗4.3mW。     

一种采用增益增强方法的CMOS全差分运算放大器

设计了一种全差分、增益增强CMOS运算放大器。该放大器由三个折叠式共源共栅运算放大器组成，可用于12位40MHz采样频率的流水线A／D转换器。详细分析了折叠式共源共栅运算放大器中由增加增益增强电路产生的零极点对。该放大器在0.35μm CMOS工艺中开环增益为112dB，单位增益带宽为494MHz。     

一种高增益带宽CMOS全差分运算放大器的设计

介绍了一种采用折叠式共源共栅结构的高增益带宽全差分运算放大器的设计和实现,详细讨论了折叠式共源共栅放大器的电路结构、共源共栅偏置电路,以及开关电容共模反馈电路(SCCMFB).电路的设计基于CSMC 0.5μm DPTM 5V混合信号工艺.仿真结果表明,该电路在5V电源电压下具有64 dB直流开环增益、155 MHz单位增益带宽.通过在一款ADC电路中流片验证,该放大器达到设计指标要求.     

一种高单位增益带宽CMOS全差分运算放大器

设计并讨论了一种高单位增益带宽CMOS全差分运算放大器。由于折叠共源共栅结构电路具有相对高的单位增益带宽以及开关电容共模反馈电路稳定性好、对运放频率特性影响小等优点,故设计的放大器采用了折叠共源共栅结构以及开关电容共模反馈电路技术,并达到了高单位增益带宽的设计目的。基于TSMC0·25μmCMOS工艺,仿真结果表明,在2·5V的单电源电压下,运算放大器的直流开环增益为70dB,单位增益带宽为500MHz。     

高性能全差分运算放大器设计

为了得到更高的增益和更好的稳定性,采用两级放大结构和两种共模反馈环路,设计了一种基于0.18μm CMOS工艺的高性能两级全差分运算放大器。仿真结果表明,设计的运放在1.8V电源电压和5pF负载下,直流增益为97.12dB,单位增益带宽为756MHz,共模抑制比为323.24dB,相位裕度为46°。该运放可以运用于低压电路、高精度A/D转换器等。     

一种高增益全差分运算放大器的分析与设计

采用增益提高技术,设计了一种高增益全差分运算放大器,其主运放和两个辅助运放均为全差分折叠式共源共栅结构,并带有连续时间共模反馈电路。详细地分析了由增益增强结构为此运放带来的零极点对。该运算放大器采用TSMC 0.18 μm CMOS工艺设计,开环直流增益可达138 dB,单位增益带宽为252 MHz。     

用于高速高分辨率ADC的CMOS全差分运算放大器的设计

高性能全差分折叠式共源共栅型跨导运算放大器采用 12 位精度,60 MHz采样速率的模数转换器芯片,采用0.35μm CMOS工艺,工作在3.3 V电源电压下。电路模拟结果表明,基于其独特的增益倍增结构,该运算放大器直流增益达到94.4 dB,驱动2 pF负载时,相位裕度为62°,单位增益带宽达到260 MHz,电路功耗为27 mW。     

一种高性能共模反馈CMOS运算放大器

介绍了一种具有高增益,高电源抑制比(CMRR)和大带宽的两级共源共栅运算放大器。此电路在两级共源共栅运算放大器的基础上增加共模反馈电路,以提高共模抑制比和增加电路的稳定性。电路采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真。结果显示,该放大器增益可达到101 dB,负载电容为10 pF时,单位增益带宽大约为163 MHz,共模抑制比可达101dB,电路功耗仅为0.5 mW。     

具有温度稳定性的SiC CMOS运算放大器的设计

设计了具有温度稳定性的SiC CMOS运算放大器.根据所希望的IDSat(ZTC)和任一节点泄漏电流为零的原则设计偏置电路;输入采用差分输入,同时按照泄漏电流匹配的原则,合理选取Dcomp的面积.Si MOS器件电源电压为5 V,采用TSMC 0.25 μm工艺制作.当温度从300 K变化到600 K时,SiC 运放的增益和相位裕度的变化率分别为2.5%和3.3%,而Si电路的增益从300 K的64 dB降到-80 dB,失去电路的稳定性.但是,由于SiC MOS器件沟道迁移率低,导致器件的跨导低于相同尺寸下的Si器件,所以其开环增益也小于相同结构和尺寸的Si运算放大器.     

低电压、恒定增益、Rail-to-Rail CMOS运算放大器设计

本文详细地介绍了全光网的概念和特点,并着重阐述了全光网应用中的关键技术。     

一种宽带恒定跨导轨对轨运算放大器的设计

介绍了一种具有轨对轨输入功能的CMOS输入级电路。该电路克服了一般运算放大器只能工作在一定共模输入范围的输入级的缺陷，在各种共模输入电平下有着几乎恒定的跨导，使频率补偿更容易实现，且由于其工作原理与MOS晶体管的C—V解析关系无关，对制造工艺依赖性小，适用于深亚微米工艺。在此基础上，设计出了一种宽带的运算放大器，该运算放大器具有轨对轨输入、输出能力，可以作为常用模拟电路的基本单元模块。它没有严格的共模输入限制，跨导和整体性能稳定，适于为更大规模的数字／模拟混合信号系统提供行为级模型。     

一种全差分CMOS采样/保持电路

文章对影响采样/保持电路精度的电荷注入效应和时钟馈通效应进行了分析,提出了一种全差分CMOS采样/保持电路的设计方案,有效地消除了电荷注入效应误差和时钟馈通误差,极大地减小了其非线性误差,并保证了较高的精度。设计的电路采用TSMC 0.35μm CMOS工艺提供的PDK,在Cadence SpectreS环境下进行仿真验证。测试结果表明,电路信噪比达-81 dB,积分非线性为±0.25 LSB。该电路已运用到一种高速高精度A/D转换器中,性能良好。     

一种低压低功耗CMOS ULSI运算放大器单元

基于新型的折叠电流镜负载PMOS差分输入级拓扑、轨至轨(Rail-to-Rail)AB类低压CMOS推挽输出级模型、低压低功耗LV/LP技术和Cadence平台的实验设计与模拟仿真,采用2μmP阱硅栅CMOS标准工艺,得到了一种具有VT=±0.7V、电源电压1.1～1.5V、静态功耗典型值330μW、75dB开环增益和945kHz单位增益带宽的LV/LP运算放大器。该器件可应用于ULSI库单元及其相关技术领域,其实践有助于CMOS低压低功耗集成电路技术的进一步发展。     

运用共模响应整形技术实现恒跨导全摆幅运放

本文提出了一种运用“共模响应整形技术”实现的恒跨导全摆幅运放。该运放在全摆幅的动态工作范围内，输入级跨导基本保持不变。CMOS工艺参数的变化对跨导变化率的影响很小。输出级采用AB类结构，实现了全摆幅输出。     

High-Speed CMOS Sample-and-Hold Amplifier

A newly designed sample-and-hold(S/H) integrated circuit based on the 1.5 micron N-well CMOS technology for 8-bit high-speed analog to digital converter is described. It can realize the 40-MHz sampling rate and 8-bit resolution. The good performance of S/H circuit benefits from the use of a newly designed regulated cascode operator amplifier, which has a DC gain of 140-dB, unity-gain bandwidth of 407-MHz, phase margin of 53 degree and power consumption of 90mW. It is superior to the operator amplifier of 60-dB, 107-MHz, 13 degree, and 33mW respectively, which is used in the similar S/H circuit based on the 0. 8 micron technology and designed by Michio Yotsuyanagi.