起大规模集成电路设计基础 第八讲 VLSI计算机辅助设计

<正> 8.1 VLSI/CAD 的涵义如前所述,计算机辅助设计(CAD)是进行VLSI芯片设计的主要手段。若在面积为数十平方毫米的芯片上设计包含数十万器件的复杂电路的多层几何图形,则完全超越了单纯手工设计的可能性,因此VLSI技来的发展是和CAD 技术紧密结合在一起的。没有     

VLSI 并行计算

本文是一篇面向研究的综合报告,就VLSI并行计算的以下几个方面作了论述:VLSI设计基础及理论计算模型:VLSI面-时下界和布局:VLSI并行算法,包括数值(计算)的、非数值(计算)的以及图论方面的一些典型计算法。     

一种基于FBMA算法的整像素运动估计芯片的VLSI设计

给出了一种基于全搜索块匹配算法的运动估计电路的改进结构,并完成了VLSI设计.通过采用多端口匹配策略和双时钟方案,使得在提高先前帧搜索区域像素数据重复利用率的同时,将脉动阵列的计算效率提高到74.9%.采用TSMC0.25μm1P5MCMOS工艺,完成了运动估计芯片的VLSI实现,其芯片面积为3.37mm×3.37mm,最高工作频率为110MHz.综合后仿真表明在89.4MHz的频率下,该电路可以对支持MPEG4ASProfile标准的ITUR601格式视频图像(720×480@30HzNTSC或720×576@25HzPAL)进行基于整像素的实时运动估计.     

基于边界扫描技术的VLSI芯片互连电路测试研究

对VLSI芯片互连电路测试过程数学描述模型及测试原理进行了研究，在此基础上提出了一种基于边界扫描技术的VLSI芯片互连电路测试实现方案。以PC机为测试平台的测试实验结果表明：该方案成功地完成了边界扫描机制试验电路扳上互连电路的桥接、S—A—1型、S—A—0型等多种类型故障的检测。     

一种求解有向图最小反馈节点集的搜索算法

反馈节点集问题源于组合电路的设计,在预防计算机操作系统的死锁、VLSI芯片设计、计算机程序证明以及贝叶斯推论等方面部有极其重要的应用。最小反馈节点集问题是一个NP完全问题,很难准确求解。该文在计算流程、图的约减操作以及贪婪函数3个方面对以前求解该问题的贪婪随机适应性搜索算法作了改进。实验表明改进的算法无论在计算结果方面还是在计算稳定性方面都要优于前者,同时还在一定程度上减少了计算时间。     

复矩阵乘法的并行计算

<正> 在矩阵计算中矩阵乘法是最基本的。一个好的矩阵乘法算法往往能大量节省求解线代数问题的计算时间。如Strassen算法的问世就使线代数方程组求解、行列式求值等的运算量,从0(n~3)下降为O(n~(2.81))。不少领域中经常遇到复矩阵的乘法,而到目前为止讨论这一问题的并行算法的文章甚少。本文提出两类计算方法并讨论了各种算法的性能、并行时间复杂性及其误差分析。一、化为实短阵乘法的算法类众所周知,若A、B、C、D是实域上n阶全矩阵环中的元素,则成立互等式(A+B_i)(c+D_i):(Ac-BD)+i[(A+B)(c+D))-Ac-BD] (1)     

基于时域算法面积优化的RS解码器VLSI设计

在分析RS解码算法的基础上,使用便于VLSI实现和流水线设计的矢量运算对该算法进行了全新的剖析和推演,并依据所采用矢量法则的运算特征提出一种面积优化的RS解码器体系结构.通过流水线、部件复用、折叠以及共享电路等设计,该体系结构大大提高了解码器主要运算部件的复用率,降低了电路复杂度,删减了冗余电路,缩减了电路规模.基于该体系结构设计的RS(204,188)解码器规模约为27,000门,与同类设计相比电路规模可降低39%,其已集成到一款HDTV信道调制解调芯片中并在实际中得到应用.     

高速先进加密算法(AES)IP核的VLSI实现

提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数据吞吐率.最后,基于SMIC0.18um标准CMOS工艺,AES的面积为164K-gates,最高时钟频率可达到400MHz,数据吞吐率为51.2Gbps.     

可重构造网孔机器上k-近邻并行算法

最近邻问题是计算几何学中的基本问题之一 ,k 近邻是最近邻的扩展 ,它在VLSI设计、数据库检索、模式匹配以及图像处理等领域有着广泛的应用背景 对于点数为N的平面点集S ,在规模为N×N的可重构造网孔机器上 ,提出了时间复杂度为O(k)的求S中所有点k 近邻的并行算法 该算法的时间复杂度已达到了该问题本身固有时间复杂度的下界     

FPGA芯片面积优化算法仿真分析

研究FPGA芯片面积设计优化问题.针对FPGA芯片面积在设计值时,需要多种条件加以限制,多个条件来自于不同的编码方案,彼此之间缺少关联性,很难针对来自于不同编码方案的条件建立统一的优化模型,导致传统的单一面积优化模型得到的最优面积计算结果不准确.为了解决这一问题,在对并行FIR滤波器进行电路建模的基础上提出了一种芯片面积优化计算算法,对并行FIR滤波器的性能参数进行分析计算,通过设定融合性较高的约束阀值,快速地从CSD编码方案、DA方案和CSD-DA方案中选择出占用芯片面积最少的设计条件,保证条件最优融合.仿真结果表明,设计并行FIR滤波器时,芯片面积优化算法可以对芯片面积固定的FPGA芯片进行设计上的优化,提高了面积计算的准确性.     

基于SS序列集成电路布线技术

集成电路(IC)是在半导体基片上形成的完整的电子线路。当前芯片里的电路与系统日趋复杂,超大规模集成电路(VLSI)设计技术水平也在逐渐提高。VLSI设计中一般采用分级设计的方法。布图设计过程是整个VLSI分级设计中非常关键的步骤之一。基于Single-Sequence的集成电路布图就是在SS编解码的应用下对芯片中各单元的摆放进行优化从而达到芯片面积利用率最大化。本文重点介绍了在SS序列生成版图后各单元间连线的设计以及如何根据水平/垂直约束图提取版图中各单元的坐标。并根据要连模块的位置关系对其连线经过的模块进行有条件加线宽的处理。     

多体动力学优化的并行SQP方法

并行计算的发展大大提高计算机的计算效率,降低计算时间.针对多体动力学的优化问题,分析了求解灵敏度的三种方法的并行性,建立了有限差分法与直接微分法的并行算法.同时采用并行Armijo线性搜索,构成了完整的并行序列二次规划(SQP)算法.将上述算法应用到曲柄滑块的优化中,并与串行SQP算法进行了比较,证实了并行SQP算法可以大大降低计算时间.上述研究为多体动力学优化提供了一种并行求解思路.     

二维DCT算法及其优化的VLSI设计

提出了一种二维DCT算法及其优化的VLSI设计，即将二维DCT分离成2个一维DCT实现，只需一个一维DCT处理单元即可；进而通过对变换的系数矩阵进行化简。采用流水线技术，使用4个乘法器就可使电路达到高速；该电路结构具有模块化、布线简单、芯片面积小等优点，实验结果表明了VLSI设计的有效性。     

专用集成电路知识介绍(二)

大多数LSI/VLSI存储器、微处理器和专用电路均采用MOS技术,MOS电路优于双极型电路的最重要的一点是更多的功能可集成在单片内。其原因有三:一是单个MOS晶体管所占芯片面积较小;二是制造工艺步骤较少,进而单位芯片面积的致命缺陷相应减少,因此MOS工艺更便于较大芯片的生产;三是MOS工艺可采用动态电路技术,从而对于给定的电     

基于CUDA的汇流分析并行算法的研究与实现*

针对基于数字高程模型（DEM）生成流域等流时线的快速运算问题,提出了一种基于统一设备计算架构（CUDA）平台同时可发挥图形处理器（GPU）并行运算特性的汇流分析的快速并行算法。采用改进后的归并排序算法进行数据排序及新的内存分配策略和改进的并行算法进行汇流分析。用该并行算法和CPU上的串行算法, 对生成基于DEM的等流时线运算时间和矩阵乘法运算时间进行分析验证。实验结果表明,基于CUDA的汇流分析并行算法能提高系统的计算效率,具有较好的效果。     

某些关系代数运算的n步并行处理

本文提出几个关系代数运算的n步并行处理模式。这些新的硬件算法都在同一拓朴结构的总线式细胞阵列(BCA)上完成。其时间复杂度减少到最小的n步,且与组的长度无关。电路的简单、规则化设计特别适宜于VLSI的实现,且引脚数与细胞数基本无关。     

基于蚂蚁路径的时序电路故障诊断算法

提出了一种VLSI时序电路自动测试型生成(Automatic test pattern generation，ATPG)的新算法。传统ATPG算法采用局部状态转换图或收集门级电路的知识以及提取电路规则来解决时序电路ATPG的困难。本算法引入新的模型，着重解决了ATPG中的计算冗余问题。在蚂蚁路径模型的基础上，前向搜索得到了重建，故障点的前向传输和回溯归结到了单一路径之上．而该路径上可能分布着许多待测的故障点，从而改善了以往时序电路ATPG算法中搜索重复而导致的计算冗余问题，同时，最小测试向量的获取为数学定理所证明。最后在Benchmark电路上进行的与ILP算法的比较试验表明，本算法具备同样的故障覆盖率，且速度更快。     

基于CUDA的并行AES算法的实现和加速效率探索

网络应用服务(尤其是电子银行和电子商务)需要数据加密提供安全通信.很多应用服务器面临着执行大量计算稠密的加密挑战.CUDA(统一计算架构)是在GPU进行并行和通用计算的平台,能够利用现有显卡资源,以低成本的方式提升加密性能.在Nvidia GeForce G210显卡上实现CUDA的AES(高级加密标准)并行算法并且在AMD Athlon 7850上实现串行AES算法.实现的AES并行算法避免了同一线程块的线程同步和通信,提升了GPU的加速性能,加速比要比Manavski的AES-128并行算法提升2.66～3.34倍.在大数据量(至32MB)加密环境下探索AES并行算法的性能模型,并首次从加速效率角度分析加速性能.该并行AES算法在16核的GPU上能最高达到15.83倍的加速比和99.898％的加速效率.     

关于汉字识别粗分类并行算法的研究

利用汉字外围轮廓特征进行粗分类是汉字识别中有效的粗分类技术,为了提取一个汉字的外围轮廓特征, 本文提出了两种VLSI并行算法和结构：一个是用树网实现的并行算法；另一个是带有树结构的线性脉动阵列, 同时分析了该两种算法的时间复杂度。     

一种通用的CMOS单管脚振荡器

本文所描述的设计实现了基于0.18-μm CMOS工艺的单端振荡器.由于应用了本文中介绍的电路结构并且其片内集成了15pF用CMOS栅电容实现的电容(包括负载电容),芯片的面积非常小.这种电路可以工作在电源电压1.6-3.6V的电路中,要求的晶体振荡器的频率范围为3-30MHz.电路在27MHz,3.3V的振荡频率下电流功耗为900μA,产生轨到轨的方波输出,拥有与普通皮尔兹振荡器类似的应用灵活和简易的特点,在电路应用要求不十分严格的情况下,设计可以产生满足VLSI芯片数字时钟要求的非常好的波形.