基于FPGA实现的一种新型数字锁相环

针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的新型的数字锁相环。使用FPGA内底层嵌入功能单元中的数字锁相环74HCT297,并添加少量的数字电路来实现。最后利用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/30 kW的感应加热电源中。     

一种新型高速数字锁相环的研究

本文针对传统方法实现的数字锁相环(DPLL)工作速率低的问题,通过对一种典型的DPLL的分析,找出影响其工作速率的主要因素,研究并提出了一种全新的高速实现方法,并在实验室进行了数据传输位同步提取实验。     

一种新型的单相数字锁相环

本文提出了一种新型的高精度数字锁相环（DPLL）技术,以一个改进的鉴相器（PD）环节代替常用的二阶通用积分器构成的PD环节,为了抑制该方法在同步信号频率上引入的二次谐波干扰,本文分析了引入谐波的原因,提出针对同步信号频率二次谐波的带阻滤波器,并研究了基于FPGA的数字锁相环实现方法。该方法锁相精度高,速度快,结构简单,计算量较小。仿真和实验结果表明该方法是有效可行的。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

全数字锁相环的设计及分析

提出了一种利用FPGA设计一阶全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型。仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致。     

基于FPGA的高速数字锁相环的设计与实现

本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA 的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁 相环的捕获性能。     

一种新的三相锁相环的设计研究

针对传统锁相环的设计比较复杂的缺点提出了一种新的三相锁相环。新的锁相环不涉及任何的坐标变换,电路设计更为简单。并且采用CORDIC算法与查表法相结合的方法对三相锁相环进行了优化,进而快速地跟踪相位。最后在Matlab环境下对系统进行了仿真并给出实验结果,其结果表明该方法在谐波失真和三相电压输入失衡时也能准确的进行锁相,进而验证了所提方法的有效性。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.     

一种快速捕获数字锁相环位同步器

本文给出的数字锁相环位同步器的核心部分是一个单片机系统。文中介绍了同步器的构成、工作原理及数字锁相环的快速捕获性能等技术指标。     

自适应带宽锁相环建模分析与验证

基于UMC 40 nm CMOS工艺,进行了自适应带宽锁相环的设计。根据自适应带宽锁相环原理和结构特点,对自适应带宽锁相环常用架构进行分析,并详细阐述自适应带宽锁相环系统模型。针对锁相环各模块引入噪声对输出信号噪声的贡献进行分析,并根据分析结果对其系统和噪声进行Matlab建模分析,最后通过测试验证了Matlab建模分析的结果。     

基于FPGA的数字锁相环实现与性能分析

在数字通信系统中,对传输数据的位同步信号提取非常重要.在基于FPGA的数字系统中,通常是设计一个数字锁相环(DPLL)来解决这些问题.文章设计一种新的利用bang-bang鉴相器实现的DPLL,bang-bang鉴相器能直接从接收数据流中提取位时钟信号,且在减少抖动、侪频、时钟恢复和数据同步有很好的优越性.分析了,整个数字锁相环在无高斯白噪声环境下的性能,最后给出了整个锁相环的波形仿真.     

全数字锁相环及其数控振荡器的FPGA设计

全数字锁相环(ADPLL)在数字通信领域有着极为广泛的应用。由于SoPC技术的发展和FPGA的工作频率与集成度的提高,在1块FPGA芯片上集成整个系统已成为可能。以片内同时嵌入CPU和全数字锁相环为目的,结合现阶段的相关研究成果,简单介绍片内全数字锁相环系统的结构和全数字锁相环的工作原理,详细论述一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出部分VHDL设计程序代码和仿真波形。在此数控振荡器的设计中引入翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的。     

一种数字有限冲激响应滤波器电路的设计

提出了一种数字有限冲激响应(FIR)滤波器电路的设计思想,克服了传统的从算法直接入手的滤波器设计方法中存在的计算量大、电路描述繁琐以及验证困难的缺点.并按此思想设计了一个通用数字FIR滤波器电路,在利用Matlab工具构造出滤波器数学模型的基础上,提出了一种滤波器电路结构,用VHDL语言对电路进行描述,并进行了电路综合和仿真.给出了该电路的数学模型和滤波结果.     

IIR数字滤波器的Matlab和FPGA实现

提出一种通过两个二阶节级联构成四阶IIR数字椭圆滤波器的设计方法,并利用Matlab仿真软件设计了通带内波纹不大于0.1 dB,阻带衰减不小于42 dB的IIR数字滤波器。论述了一种采用可编程逻辑器件,通过VHDL硬件描述语言实现该滤波器的方法。给出了在QuartusⅡ软件下的仿真结果,并在FPGA器件上验证实现。实验证明,这种方法是切实可行的。     

一种数字中频上变频器的设计与实现

基于家庭网络核心SoC平台，文章设计并实现了一种专用的数字中频上变频器；在系统级．利用系统建模工具MATLAB，完成了数字上变频器的行为建模及其功能划分；在电路级，完成了数字上变频器中主要功能模块的VLSI实现及其功能仿真。最后，搭建了基于Xilinx VirtexⅡ XC2V1000-4FG256 FPGA的家庭网络无线通信系统验证平台，验证了数字中频上变频器的功能，实现了家庭网络的无线通信协议。     

数字Costas锁相环的改进及应用

介绍了Costas锁相环的基本原理,然后提出了一种适合电视信号色度副载波恢复的改进数字Costas锁相环的基本原理.并且详细介绍了其积分清零器、相位检测器、数字环路滤波器、NCO等各个基本部件的设计,最后在Matlab上给出了该算法的仿真结果并且做了分析.     

一种软件锁相环的实现方法

根据虚拟无线电技术的特点和发展趋势,从锁相环路基本原理出发,建立了一种适用于软件实现的数学模型,给出了在数字化实现过程中需要注意的一些问题,以及系统参数的选择方法和性能度量指标.通过MATLAB软件仿真,验证了该方法的有效性和可行性,并列举了在金属探测仪项目中的应用实例.     

数字AGC的设计与实现

分析了散射通信系统的特点和AGC的原理,并介绍了2种散射通信中常用AGC电路及其不足之处。然后用VHDL语言设计实现了一种数字AGC电路,此方案采用Altera公司的EP1S40F1020I6芯片,可以实现40dB动态范围的控制,并且具有控制精度高,调节速度快,受环境影响小,稳定性和可靠性高等优点。最后与采用AD8367方案的模拟AGC电路进行联合控制,并进行了实际测试,测试结果表明该设计可以实现65dB动态范围的控制。