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ASIC设计方法可分为全定制和半定制两种。其中,半定制是一种约束性设计方式。目前广泛采用的半定制设计方法包括门阵列ASIC、标准单元ASIC和可编程逻辑芯片设计。文章主要针对后端工作,通过一个控制芯片的设计实例,介绍标准单元法的设计过程及重点步骤,并简单介绍了标准单元库的建立。 相似文献
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文章介绍了一种标准单元版图综合工具(cell layout synthesis system),这是一种完全自动化的EDA工具,它能根据输入单元电路网表和设计规则及单元库高度等参数自动生成符合设计要求且满足设计规则的单元版图。系统采用了改进的布图模式,得出了面积和电性能更加优化的单元版图。文中介绍了系统的设计流程,分析了系统采用的核心布局布线算法,以及在算法实现过程中为适应单元版图的特点和提高效率 相似文献
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本文从讨论CMOS标准单元电路版图延迟模型出发,建立了线网的树型模型结构,对此结构的线网进行了延迟时间的计算,形成延迟元件,完成了电路的计算机时序模拟,模拟结果和实际测量值具有较好的一致性。 相似文献
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本文提出在ASIC综合技术中基于标准单元库的多级逻辑函数分解技术。分解过程利用单元库函数真值矩阵及各分解部分用标准单元实现的难易程度、逻辑级数来评价、引导分解得到的多级逻辑易于用标准单元组合实现。使用的标准单元类型具有较大程度的相似性,有利于基于标准单元布局布线软件进一步减少芯片面积。 相似文献
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目前异步集成电路设计所面临的主要问题之一是缺乏基于标准单元的设计流程,几乎所有的异步设计都是基于全定制设计技术.要实现基于标准单元的设计流程,首先要提供异步标准单元.本文提出了一种异步标准单元的设计流程,设计实现了两种兼容已有标准单元库标准的异步集成电路C单元,并对其进行了性能优化.最后给出了两种C标准单元的SPICE模拟分析结果. 相似文献
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在集成电路技术发展越来越快、集成电路市场竞争越来越激烈的今天,如何降低芯片制造成本,是各个芯片设计公司关心的头等大事。而对于芯片设计工程师来说,芯片面积的优化和估算已经成为降低芯片制造成本的重要课题。影响芯片面积的因素有很多方面,有系统设计的问题,有Verilog代码编写风格的问题,有综合时约束条件设置的问题,有工艺制造厂商(Foundry)提供的工艺线宽的问题。由于篇幅有限,我们不想讨论集成电路设计的前端(Frontend)和工艺对芯片面积的影响,而只考虑后端(Backend)设计过程中的一些问题。因此,我们假定使用HHNEC0.25um的工艺… 相似文献
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深亚微米标准单元库的设计与开发 总被引:2,自引:0,他引:2
随着深亚微米工艺技术的发展,0.18μm COMS工艺巳成为国际主流的集成电路工艺标准。国内的深亚微米工艺也日趋完善,我们首家针对中芯国际0.18μm工艺,成功设计开发了0.18μm标准单元库。本文简要介绍了0.18μm标准单元库的设计与开发。 相似文献
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随着电磁环境的日益复杂,卫星导航接收系统的抗干扰性能要求越来越高。在小型卫导接收系统的抗干扰设计中,体积和功耗已经成为最大的限制因素,抗干扰芯片的设计已成为解决该问题的有效途径。本文基于SoC Encounter后端版图设计工具,通过布局规划、电源设计、标准单元放置、时钟树综合及优化、布线等后端版图设计流程,完成了一款卫星导航抗干扰专用芯片的后端版图设计工作。 相似文献
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本文首先介绍维特比译码器的结构,然后介绍设计专用集成电路应考虑的问题,并给出两个专用集成电路的设计实例。 相似文献
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详细介绍了反熔线FPGA在提高密码芯片速度和对密码算法进行保护方面的应用,并给出了密码算法芯片中部分模块的实现方法。 相似文献
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讨论了 0 .9μm标准单元正向设计流程中当电路中存在 5 V和 3 V两种电压时芯片的设计方法 ,包括网表产生与验证 ,版图设计 ,电压转换单元的加入原则。 相似文献