基于BIST的SRAM型FPGA测试技术分析

深入研究和探讨FPGA芯片测试技术,这是生产者确保制造出高效可靠芯片的重要前提。因为FPGA具有可重复的编程性,这种方法在编程中,将在FPGA内部资源共同划分成为多个不同的内建自测试模块,通过多次配置和测试,对各个BIST模块测试路径进行更换,从而达到完全测试FPGA内部资源的效果。     

FPGA芯片的链结构LUT自测试方法研究

基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源来构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求。传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要进行多次组测试来完成整个芯片的测试。在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率。     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。     

FPGA测试研究

文章针对FPGA的用户级ATE测试进行简要分析,对实现过程的部分关键之处提出自己的见解。从可实现性和资源测试覆盖率两方面着手,对FPGA内部部分资源的测试方法进行简要介绍,其测试的主要目的是使得FPGA芯片在用户采购后得到适当的检验和测试。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

一种用于 FPGA 连线资源测试的配置方法磁

FPGA 在实际应用中,故障发生于互连资源的概率远大于逻辑功能块其他故障概率,因而 FPGA 连线资源测试成为保证其在航空航天等领域高可靠性应用的极为重要的手段,对 FPGA 连线资源进行测试,首先要根据所要测的资源来配置电路。传统的基于 HDL 的配置方法存在待测资源不可控的问题,论文以 Xilinx 公司 Spartan‐3系列 FPGA 连线资源为研究对象,提出了一种基于 XDL 的 FPGA 配置方法,并采用 BIST 测试结构,通过 C ＋＋代码方式生成 XDL 程序,实现对 FPGA 有 CLB 的行列双长线资源、有 CLB 的行列智能型长线资源、无 CLB 的行列双长线资源及无 CLB 行列智能型长线资源的测试,为其它测试配置电路结构的设计及其 xdl 程序编写奠定了基础。     

一种用于FPGA连线资源测试的配置方法

FPGA在实际应用中,故障发生于互连资源的概率远大于逻辑功能块其他故障概率,因而FPGA连线资源测试成为保证其在航空航天等领域高可靠性应用的极为重要的手段,对FPGA连线资源进行测试,首先要根据所要测的资源来配置电路。传统的基于HDL的配置方法存在待测资源不可控的问题,论文以Xilinx公司Spartan-3系列FPGA连线资源为研究对象,提出了一种基于XDL的FPGA配置方法,并采用BIST测试结构,通过C++代码方式生成XDL程序,实现对FPGA有CLB的行列双长线资源、有CLB的行列智能型长线资源、无CLB的行列双长线资源及无CLB行列智能型长线资源的测试,为其它测试配置电路结构的设计及其xdl程序编写奠定了基础。     

一种DDR SDRAM通用测试电路的设计与实现

为了保证DDR SDRAM功能的完整性与可靠性,需要对其进行测试;文中介绍了一种基于FPGA的可带多个March算法的DDR SDRAM通用测试电路的设计与实现,所设计的测试电路可由标准的JTAG接口进行控制;设计的测试电路可以测试板级DDRSDRAM芯片或者作为内建自测试(BIST)电路测试芯片中嵌入式DDR SDRAM模块;验证结果表明所设计的DDR SDRAM通用测试电路可以采用多个不同March算法的组合对不同厂商不同型号的DDR SDRAM进行尽可能高故障覆盖率的测试,具有广阔的应用前景.     

基于FPGA的链路层处理芯片S19202的配置

AMCC公司出品的链路层处理芯片S19202在实际应用中需要先进行硬件配置。通过在FPGA内部编程将其实现。本文介绍其实现方法,并给出了时序仿真波形和测试结果。     

基于FPGA的链路层处理芯片S19202的配置

AMCC公司出品的链路层处理芯片S19202在实际应用中需要先进行硬件配置.通过在FPGA内部编程将其实现.本文介绍其实现方法,并给出了时序仿真波形和测试结果.     

A Universal BIST Approach for Virtex-Ultrascale Architecture

Interconnected cells, Configurable Logic Blocks (CLBs), and input/output (I/O) pads are all present in every Field Programmable Gate Array (FPGA) structure. The interconnects are formed by the physical paths for connecting the blocks . The combinational and sequential circuits are used in the logic blocks to execute logical functions. The FPGA includes two different tests called interconnect testing and logical testing. Instead of using an additional circuitry, the Built-in-Self-Test (BIST) logic is coded into an FPGA, which is then reconfigured to perform its specific operation after the testing is completed. As a result, additional test circuits for the FPGA board are no longer required. The FPGA BIST has no area overhead or performance reduction issues like conventional BIST. A resource-efficient testing scheme is essential to assure the appropriate operation of FPGA look-up tables for effectively testing the functional operation. In this work, the Configurable Logic Blocks (CLBs) of virtex-ultrascale FPGAs are tested using a BIST with a simple architecture. To evaluate the CLBs’ capabilities including distributed modes of operation of Random Access Memory (RAM), several types of configurations are created. These setups have the ability to identify 100% stuck-at failures in every CLB. This method is suitable for all phases of FPGA testing and has no overhead or performance cost.     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.     

软件内建自测试中模板内容的研究和实现

软件内建自测试是软件测试和可测性设计研究领域中的一个新概念,其思想来源于硬件内建自测试BIST(BuildinSelfTest)。软件内建自测试为程序员提供一套预先设计好的模板,由模板对所编写的程序植入测试信息,实现软件内建自测试以解决软件测试难的问题。模板是软件内建自测试系统的基石,其内容关系到整个系统的性能和效果。具体讨论了模板的实现,根据软件故障模型对代码进行改装,从而减少程序出错的概率,同时为软件内建自测试系统中测试用例的生成提供了更丰富的信息。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

Automated BIST for sequential logic synthesis

An automated built-in self-test (BIST) technique for general sequential logic is described that can be used directly at all levels of testing from device testing through system diagnostics. The technique selectively replaces existing system memory elements with BIST flip-flop cells, which it then connects to form a circular chain. Data are compacted and test patterns are generated simultaneously. The approach has been incorporated in a system for behavioral model synthesis to implement BIST in VLSI devices based on standard cells and in circuit packs based on PLDs, automatically. Seven production VLSI devices have been implemented with this automated BIST approach. Area overhead was between 6% and 19% for a fault coverage of 90%+ with the BIST capability alone     

基于FPGA实时错误检测技术

高可靠性的系统都要求具备实时错误检测。针对内建错误检测,提出了三种在线模型的自我实时检测方法。错误检测模型利用了现场可编程门阵列(FPGA)中的两个管道,通过比较当前配置信息与FPGA外配置内存中的原始信息是否一致,可以实时地检测错误,而且可以通过比较它们的配置数据来定位那些具有单粒子翻转(SEU)错误的逻辑块。仿真测试结果表明所提出的方法比在线BIST有着更好的性能。     

A low-cost concurrent BIST scheme for increased dependability

Built-in self-test (BIST) techniques constitute an attractive and practical solution to the difficult problem of testing VLSI circuits and systems. Input vector monitoring concurrent BIST schemes can circumvent problems appearing separately in online and in offline BIST schemes. An important measure of the quality of an input vector monitoring concurrent BIST scheme is the time required to complete the concurrent test, termed concurrent test latency. In this paper, a new input vector monitoring concurrent BIST technique for combinational circuits is presented which is shown to be significantly more efficient than the input vector monitoring techniques proposed to date with respect to concurrent test latency and hardware overhead trade-off, for low values of the hardware overhead.