一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

JTAT边界扫描时钟单元设计

本文设计了一种通用的边界扫描时钟单元。这些单元可作为标准单元建立在标准单元库中以提高ＶＬＳＩ设计效率。同时讨论了两种用边界扫描技术测试高速芯片工作效率的方法。     

基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

8位RISC_CPU可测性设计

本文介绍了一款RISC_CPU的可测性设计,为了提高芯片的可测性,采用了扫描设计和存储器内建自测试,这些技术的使用为该芯片提供了方便可靠的测试方案.     

基于扫描链测试的HDL编码规范分析与研究

集成电路制造过程的缺陷会使部分芯片失效,因此需要通过高效的自动测试方法来对芯片的正确性进行检测.该文针对集成电路自动测试方法中的扫描链测试,提出了六条HDL编码规范,用于提高测试覆盖率从而提高测试效率.把这些编码规范应用到实例设计中,实验结果显示,遵循全部规范时测试覆盖率可达到100％,而不遵循其中的任一规范时测试覆盖率均有一定程度的减少.通过对各种情况下的故障分布进行分析表明,在前端设计时遵循这些HDL编码规范,能以最小的性能牺牲,获得较高的测试覆盖率.     

JTAG边界扫描时钟单元设计

本文设计了一种通用的边界扫描时钟单元。这些单元可作为标准单元建立在标准单元库中以提高ＶＬＳＩ设计效率。同时讨论了两种用边界扫描技术测试高速芯片工作频率的方法。     

MCU可测性设计的实现

由于 MCU(Micro-Controller Unit)的结构非常复杂 ,因此若在设计时采用一般数字电路设计的从结构出发的 DFT(Design For Testability)技术 (包括扫描设计和 BIST—— Built-In Self-Test)将使电路的规模急剧增大。本文从功能测试的角度出发 ,提出了一种在 MCU中加入规模很小的模式选择电路 ,对部分电路作较小改动 ,就使芯片内的各块电路都可被测试的方法。在完成了 MCU 的可测性设计(Testable Design)后进行了仿真     

用户专用键盘可测试性设计实现

针对用户专用键盘故障排查过程中的低效率问题,本文采用边界扫描法、内建自测试法等对其进行测试性设计改进,使得利用已有的边界扫描设备即可实现自动化故障诊断。并通过设置管脚短路和芯片功能异常两个故障实际验证了用户专用键盘可测试设计效果,实验结果表明,改进后的用户专用键盘可快速定位故障,并且具有较高的准确度和精度。本文对用户专用键盘进行测试性设计改进,以使其满足边界扫描设备测试要求,此种方法对其它单片机系统的测试性设计具有借鉴意义。     

面向无线传感器节点的集成CAN总线芯片设计

根据CAN(Controller Area Network)总线国际标准协议(ISO11898)完成了一款应用于无线传感器节点的集成CAN总线芯片设计,提高无线传感器节点的集成度与可靠性.采用混合信号集成电路设计技术实现了CAN总线控制器芯片与收发器芯片的集成,最终采用Global Foundry的0.35 μm CMOS工艺进行设计并流片,芯片面积为4 mm2.芯片测试结果表明,该芯片设计符合标准协议规定,通信速度最高为1 Mbyte/s,与商用CAN总线通信芯片正确通信,可方便地应用到无线传感器CAN总线通信系统中.     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

一种CPU芯片硬件验证调试平台的设计与实现

给出了CPU芯片硬件验证调试平台的一种具体设计方案．该验证调试平台在设计方法上采用了程序性在线测试方法．该平台构建了CPU芯片的运行环境，能够控制CPU芯片输入脉冲单拍／多拍或连续运行，并且在CPU芯片的运行过程中可以监测CPU芯片内部寄存器的内容．该平台的实现不仅有益于CPU芯片的设计和调试，而且能够作为CPU芯片设计教学系统以及嵌入式系统开发平台．     

基于JTAG标准的边界扫描在通用CPU中的设计

剖析了JTAG标准的精髓，分析了其组成，功能与时序控制等关键技术，结合一款通用CPU的具体要求，给出了一种实现JTAG结构的具体方法，并介绍了其功能测试的方法。     

Design for Testability Features of Godson-3 Multicore Microprocessor

This paper describes the design for testability (DFT) challenges and techniques of Godson-3 microprocessor,which is a scalable multicore processor based on the scalable mesh of crossbar (SMOC) on-chip network and targets high-end applications.Advanced techniques are adopted to make the DFT design scalable and achieve low-power and low-cost test with limited IO resources.To achieve a scalable and flexible test access,a highly elaborate test access mechanism (TAM) is implemented to support multiple test instructions and test modes.Taking advantage of multiple identical cores embedding in the processor,scan partition and on-chip comparisons are employed to reduce test power and test time.Test compression technique is also utilized to decrease test time.To further reduce test power,clock controlling logics are designed with ability to turn off clocks of non-testing partitions.In addition,scan collars of CACHEs are designed to perform functional test with low-speed ATE for speed-binning purposes,which poses low complexity and has good correlation results.     

基于20C51单片机的PC键盘测试仪

本介绍了PC键盘的接口规范,并简要说明了键盘扫描码与按键的对应关系,提出了一种简易的键盘测试仪的软硬件设计方案,该测试仪对AT20C51单片微处理器为CPU,配合一些简单的外围接口器件,可用于读取并显示相应的按键键值,从而为维修人员对键盘进行测试与维修提供方便。     

嵌入式网卡芯片设计及其低功耗DFT技术考虑

针对目前应用于信息家电的以太网多芯片解决方案具有成本高、性能较低等问题,文章设计实现了一款以太网控制SoC单芯片。同时,为了获得较低的测试功耗,进行了可测试技术的低功耗优化。该芯片采用TSMC0．25／μm 2P4M CMOS工艺流片,裸片面积为4．8×4．6mm^2,测试结果表明,该嵌入式以太网控制SoC芯片的故障覆盖率可达到97％,样片的以太网数据包最高吞吐量可以达到7Mbits／s。     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题．对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述．从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作．最后,展望了SOC测试未来的发展方向．     

Design-for-Testability Features and Test Implementation of a Giga Hertz General Purpose Microprocessor

This paper describes the design-for-testability(DFT) features and low-cost testing solutions of a general purpose microprocessor. The optimized DFT features are presented in detail. A hybrid scan compression structure was executed and achieved compression ratio more than ten times. Memory built-in self-test(BIST) circuitries were designed with scan collars instead of bitmaps to reduce area overheads and to improve test and debug efficiency. The implemented DFT framework also utilized internal phase-locked loops(PLL) to provide complex at-speed test clock sequences. Since there are still limitations in this DFT design,the test strategies for this case are quite complex,with complicated automatic test pattern generation(ATPG) and debugging flow. The sample testing results are given in the paper. All the DFT methods discussed in the paper are prototypes for a high-volume manufacturing(HVM) DFT plan to meet high quality test goals as well as slow test power consumption and cost.     

Robust scan-based logic test in VDSM technologies

The customer expects defect-free chips, at consumer prices, making thorough manufacturing test mandatory. With increasing chip density, the addition of say 10,000 gates is no longer of great impact (these would occupy only 0.1 mm² on a 0.18-μm die); satisfying timing requirements and not exceeding package or system power requirements are the principal implementation objectives. The new availability of silicon real estate has transformed the design-for-testability environment. Implementing contemporary application-specific integrated circuit (ASIC) designs based on standard-cell and gate array technologies now requires design flows that incorporate DFT. Robust design for testability in very deep-submicron (VDSM) technologies is essential to volume manufacturing. The most common structural test method is scan-based logic test, which is now the backbone of manufacturing test. Using this method, commercial ATPG tools rely on test-mode reconfiguration of the circuit to a pseudo-combinational one, ensuring its access, controllability, and observability. Each state bit is transformed into a stage (either a flip-flop or master-slave latch pair) of a shift register or scan chain accessible from chip pins. The author points out ways to avoid pitfalls in implementing effect scan-based test. These include modifying register-transfer-level circuit representations for testability, using a single clock edge design, and providing clock control