一种改进的层次化SOCs并行测试封装扫描单元

 测试封装是实现SOC内部IP核可测性和可控性的关键,而扫描单元是测试封装最重要的组成部分.然而传统的测试封装扫描单元在应用于层次化SOCs测试时存在很多缺点,无法保证内部IP核的完全并行测试,并且在测试的安全性,功耗等方面表现出很大问题.本文提出一种改进的层次化SOCs测试封装扫描单元结构,能够有效解决上述问题,该结构的主要思想是对现有的扫描单元进行改进,实现并行测试的同时,通过在适当的位置增加一个传输门,阻止无序的数据在非测试时段进入IP核,使得IP核处于休眠状态,保证了测试的安全性,实现了测试时的低功耗.最后将这种方法应用在一个工业上的层次化SOCs,实验分析表明,改进的测试封装扫描单元比现有扫描单元在增加较小硬件开销的前提下,在并行测试、低功耗、测试安全性和测试覆盖率方面有着明显的优势.     

支持IEEE1149.7标准的边界扫描控制器的设计与研究

为解决复杂芯片的测试与调试问题,提出支持IEEE 1149.7标准的边界扫描控制器。在对IEEE 1149.7标准和边界扫描测试技术进行深入研究的基础上,利用上位机进行软件编程,通过QuartusⅡ平台进行IP核的开发,成功设计出了支持IEEE 1149.7标准的边界扫描测试控制器。实验结果表明,控制器能够产生符合IEEE 1149.7标准的两线星型信号和四线输出信号。     

数字IP核的IEEE Std1500外壳架构设计研究

IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核,本文给出标准化架构的设计过程,利用quartus ii平台仿真验证了多种测试指令下设计的有效性.提出的外壳并行配置设计打破传统串行测试的局限性,为实现SoC中IP核的并行测试、缩短测试时间提供新的思路.     

基于IEEE 1500的嵌入式芯核外壳测试封装设计

由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500 标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。     

基于NiosII的边界扫描控制核的设计

本文基于ALTERA公司的Nios软核＋可编程资源FPGA的SOPC平台设计了一个边界扫描控制器IP核。该控制器基于Allera的SOPC系统及Avalon总线规范,完成自定了边界扫描控制核的设计方案及设计流程,通过SOPC中的Avalon总线接口,该控制器产生符合IEEE1149．1标准的边界扪描测试系统,能实现各种边界扫描测试。提高了系统设计的灵活性,加速了边界扫描测试效率。仿真及实验结果表明,该设计能够完成有效高速的边界扫描测试。     

具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题.因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容.文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性.在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制.     

ALTECC_DECODER IP核的IEEE 1500 Wrapper设计

IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1500研究如何实现IP核的Wrapper设计,实验以Hamming码译码IP核ALTECC_DECODER为测试对象,验证了IEEE 1500 Wrapper可有效地对IP核进行测试。     

基于IEEE Std1500标准的互连检测构架设计

摘要：随着电路系统向着高密度、高速度的方向发展,引发了严重的信号完整性问题。针对串扰故障,MT故障检测模型具有较好的故障覆盖率,但也存在含有大量矢量冗余的问题。通过对传统MT故障模型的精简,提出了一种新的串扰故障检测模型—改进型MT模型。模型对种子进行筛选及施加,测试矢量有规律跳变,产生了全部的测试矢量。通过对基于IEEE Std 1500标准的IP核测试壳各部分进行设计,特别是对测试环单元进行设计,实现了改进型MT模型故障检测。设计的IP核测试壳能够对IP核与核间互连线进行串行测试和并行测试。通过quartus ii平台仿真及数据计算,验证了该测试构架的有效性和故障检测的高效性。     

基于相关性模型的混合电路系统测试性设计研究

1针对测试性设计要求,基于IEEE1149.4标准,利用相关性模型对某控制盒的混合电路系统进行测试性分析与建模,建立被测系统各组成单元与边界扫描测试之间的相关性矩阵,得到优化的边界扫描器件置换与边界扫描结构置入方法.通过制定相应的诊断策略,给出一种通用的混合信号电子系统BIT设计方案.系统验证实验表明,该方法测试迅速,可以有效地提高电子系统测试性.     

SoC的存储器Wrapper设计及故障测试

在系统芯片SoC测试中,存储器的可靠性测试是一项非常重要内容.IEEE Std 1500是专门针对嵌入式芯核测试所制定的国际标准,规范了IP核提供者和使用者之间的标准接口.基于此标准完成针对SoC存储器的Wrapper测试壳结构和控制器的设计.以32×8的SRAM为测试对象进行测试验证.结果表明,系统能够准确的诊断出存储器存在故障.     

Testing analogue and mixed-signal integrated circuits by weighted sum of selected node voltages

System-on-chip (SOC) design based on intellectual property (IP) cores has become a growing trend in integrated circuit (IC) design. Testing of such cores is a challenging problem, especially when these cores are deeply embedded in the system chip. The wrapper of the P1500 standard can facilitate the testing of such cores; however, a full-size wrapper is expensive because the hardware overhead is large. If the requirement for testing I/O pins of IP cores is considered and reduced to a minimum during the core design, SOC designers will need to put much less effort into testing the cores. In this paper, a built-in self-test (BIST) technique, which is applicable to both analogue and mixed-signal integrated circuits and is based on the weighted sum of selected node voltages, is proposed. Besides high fault coverage, the proposed BIST technique needs only one extra testing output pin, and only a single dc stimulus is needed to feed at the primary input of the circuit under test (CUT). Hence, the proposed BIST technique is especially suitable for testing IP cores.     

基于外壳架构与测试访问机制的数字芯核可测试性设计

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率.     

一种基于嵌入式IP内核模块的测试方法

嵌入式内核结构的测试正面临着新的挑战,需要提出有效的测试方法。针对IP内核模块测试所面临的技术难点,详细介绍了IP核模块实现测试所需要构建的硬件环境和完整的测试方法,并分析了由测试理论和方法而形成的国际公认标准IEEEP1500。     

IPRM: IP core resource multiplexing of core wrapper design for reducing test application time in DVFS-based multicore SoCs

A modify wrapper/test access mechanism(TAM) structure is described to explore the maximal potential capacity of TAM, named “IP cores resource multiplexing(IPRM)”, reducing test application time for DVFS-based multicore System-on-Chips(MSoCs). The IPRM core wrappers, different from standard wrappers, enable to isolated core wrapper resource again to store test data for embedded cores under test. An integer linear programming (ILP) formulation with IPRM wrapper is proposed to improve multi-site test. Experimental results of the ITC’02 SoC Benchmark show that IPRM core wrapper reduces the burdens on ATE effectively, and can reduce the test application time by 10–50%.     

系统芯片的可测性设计与测试

阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1500的相关规约;最后,建议了在SoC可测性设计及测试中需要密切关注的几个理论问题。     

BIST for network on chip communication infrastructure based on combination of extended IEEE 1149.1 and IEEE 1500 standards

In this paper we propose a BIST based method to test network on chip (NOC) communication infrastructure. The proposed method utilizes an IEEE 1149.1 architecture based on BIST to at-speed test of crosstalk faults for inter-switch links as well as an IEEE 1500-compliant wrapper to test switches themselves in NOC communication infrastructure. The former architecture includes enhanced cells intended for MAF model test patterns generation and analysis test responses, and the later architecture includes: (a) a March decoder which decodes and executes March commands, which are scanned in serially from input system, on First-In-First-Out (FIFO) buffers in the switch; and (b) a scan chain which is defined to test routing logic block of the switch.To at-speed test inter-switch links one new instruction is used to control cells and TPG controller. Two new instructions, as well as, are applied to activate March decoder and to control scan activities in switch test session. These instructions are defined to fully comply with conventional IEEE 1149.1 and IEEE 1500 standards.