PDSOI SRAM单元的单粒子加固方法

通过MEDICI的二维器件模拟,提出不仅在正栅下的体区受到单粒子入射后释放电荷外,漏极也可以在受到单粒子入射后释放干扰电荷.对SOI SRAM单元中器件的漏极掺杂浓度进行优化,可以减小漏极受到单粒子入射所释放的电荷.改进了SOI SRAM的单元结构,可以提高SRAM抗单粒子翻转(SEU)的能力.     

基于Geant4的三维半导体器件单粒子效应仿真

在空间中,辐射粒子入射半导体器件,会在器件中淀积电荷.这些电荷被器件的敏感区域收集,造成存储器件(如静态随机存储器(SRAM))逻辑状态发生变化,产生单粒子翻转(SEU)效应.蒙特卡洛工具-Geant4能够针对上述物理过程进行计算机数值模拟,可以用于抗辐射器件的性能评估与优化.几何描述标示语言(GDML)能够在Geant4环境下对器件模型进行描述.通过使用GDML建立三维的器件结构模型,并使用Geant4进行不同能量质子入射三维器件模型的仿真.实验结果表明,在三维器件仿真中低能质子要比高能质子更容易引起器件的单粒子翻转效应.     

基于TCAD的绝缘体上硅器件总剂量效应仿真技术研究

绝缘体上硅（Silicon-on-Insulator,SOI）器件的全介质隔离结构改善了其抗单粒子效应性能,但也使其对总剂量效应更加敏感.为了评估SOI器件的总剂量效应敏感性,本文提出了一种基于TCAD （Technology Computer Aided Design）的总剂量效应仿真技术.通过对SOI器件三维结构进行建模,利用TCAD内置的辐射模型开展瞬态仿真,模拟氧化层中辐射感应电荷的产生、输运和俘获过程,从而分别评估绝缘埋层（Buried Oxide,BOX）和浅沟槽隔离（Shallow Trench Isolation,STI）氧化层中辐射感应陷阱电荷对器件电学性能的影响.基于该仿真技术,本文分别研究了不同偏置、沟道长度、体区掺杂浓度以及STI形貌对SOI MOSFET器件总剂量辐射效应的影响.仿真结果表明高浓度的体区掺杂、较小的STI凹槽深度和更陡峭的STI侧壁将有助于改善SOI器件的抗总剂量效应性能.     

粒子入射条件对28nm SRAM单元单粒子电荷共享效应影响的TCAD仿真研究

利用器件仿真工具TCAD,建立28 nm体硅工艺器件的三维模型,研究了粒子入射条件和器件间距等因素对28 nm体硅工艺器件单粒子效应电荷共享的影响规律。结果表明,粒子LET值增大、入射角度的增大、器件间距的减小和浅槽隔离(STI)深度的减少都会增加相邻器件的电荷收集,增强电荷共享效应,影响器件敏感节点产生的瞬态电流大小;SRAM单元内不同敏感节点的翻转阈值不同,粒子LET值和入射角度的改变会对SRAM单元的单粒子翻转造成影响;LET值和粒子入射位置变化时,多个SRAM单元发生的单粒子多位翻转的位数和位置也会变化。     

SRAM激光微束单粒子效应实验研究

结合器件版图,通过对2 k SRAM存储单元和外围电路进行单粒子效应激光微束辐照,获得SRAM器件的单粒子翻转敏感区域,测定了不同敏感区域单粒子翻转的激光能量阈值和等效LET阈值,并对SRAM器件的单粒子闭锁敏感度进行测试.结果表明,存储单元中截止N管漏区、截止P管漏区、对应门控管漏区是单粒子翻转的敏感区域;实验中没有测到该器件发生单粒子闭锁现象,表明采用外延工艺以及源漏接触、版图布局调整等设计对器件抗单粒子闭锁加固是十分有效的.     

CMOS SRAM单粒子翻转效应的解析分析

分析了影响CMOS SRAM单粒子翻转效应的时间因素,指出不能仅根据临界电荷来判断发生单粒子翻转效应与否,必须考虑器件的恢复时间、反馈时间和电荷收集过程.给出了恢复时间和反馈时间的计算方法,提出了器件抗单粒子翻转的加固措施.对电荷收集过程中截止管漏极电位的变化进行了分析,提出了临界电荷新定义,并给出了判断带电粒子入射能否导致器件发生单粒子翻转效应的方法.     

CMOS SRAM单粒子翻转效应的解析分析

分析了影响ＣＭＯＳＳＲＡＭ单粒子翻转效应的时间因素,指出不能仅根据临界电荷来判断发生单粒子翻转效应与否,必须考虑器件的恢复时间、反馈时间和电荷收集过程．给出了恢复时间和反馈时间的计算方法,提出了器件抗单粒子翻转的加固措施．对电荷收集过程中截止管漏极电位的变化进行了分析,提出了临界电荷新定义,并给出了判断带电粒子入射能否导致器件发生单粒子翻转效应的方法     

重离子成角度入射导致的锗硅异质结双极晶体管单粒子效应三维数值仿真

针对国产锗硅异质结双极晶体管(SiGe HBTs),采用TCAD仿真,建立SiGe HBT单粒子效应三维损伤模型,研究重离子成角度入射SiGe HBT时单粒子效应电荷收集的关键因素。选择几个典型入射位置和不同入射角度进行数值仿真,通过分析器件结构和仿真结构来研究电荷收集机制。结果表明,无论是离子入射位置如何,只要离子径迹穿过器件的灵敏体积,就会引起大量电荷收集。电荷收集量不仅与离子径迹在SiGe HBT敏感体积内的长度有关,同时也受到浅槽隔离以及离子径迹和电极之间的距离的影响。此项工作对SiGe HBT空间实际应用,并进一步提出加固方案提供了理论依据。     

一种新式SEU加固PD SOI SRAM单元

本文提出了一种新式SEU加固的10管PD SOI静态存储单元。通过将互锁反相器中的上拉和下拉管分割成两个串联的晶体管,该单元可有效抑制PD SOI晶体管中的寄生BJT和源漏穿通电荷收集效应,这两种电荷收集效应是引起PD SOISRAM翻转的主要原因。通过混合仿真发现,与穿通的浮体6T单元相比,该单元可完全解决粒子入射单个晶体管引起的单粒子翻转。通过分析该新式单元的翻转机制,认为其SEU性能近似与6T SOI SRAM的单粒子多位翻转性能相等。根据参考文献的测试数据,粗略估计该新式单元的SEU性能比普通45nm 6T SOI SRAM单元提升了17倍。由于新增加了四个晶体管,该单元在面积上增加了43.4%的开销,性能方面有所降低。     

部分耗尽PD CMOS/SOI器件SEU模型分析

通过计算机模拟分析CMOS/SOI器件中单粒子效应的影响,采用二维模拟软件MEDICE,建立了器件发生单粒子效应时内部电荷的分布模型.利用电荷分布模型建立了CMOS/SOI器件在入射不同LET值时的离子与器件中瞬态电流的关系曲线;并建立了离子入射点的不同位置与瞬态电流的关系曲线.从理论上提供了一种分析器件SEU的手段.     

PDSOIBTSNMOS器件的三维SEU仿真

采用silvaco软件对抗辐射PDSOIBTSNMOS器件进行了三维SEU仿真。器件建模采用devedit软件,工艺参考标准0．8μmPDSOI工艺平台。器件基于SIMOXS01材料,其埋氧层厚度为375nm,顶层硅膜厚度为205nm。三维SEU仿真的入射粒子轨迹垂直于器件表面,主要选取了垂直于沟道方向（DS）和平行于...     

一种抗总剂量辐照的新型PD SOI器件

提出了一种具有叠层埋氧层的新栅型绝缘体上硅(SOI)器件.针对SOI器件的抗总电离剂量(TID)加固方案,对绝缘埋氧层(BOX)采用了叠层埋氧方案,对浅沟槽隔离(STI)层采用了特殊S栅方案.利用Sentaurus TCAD软件,采用Insulator Fixed Charge模型设置固定电荷密度,基于0.18 μm ...     

Novel SEU hardened PD SOI SRAM cell

A novel SEU hardened 10T PD SOI SRAM cell is proposed.By dividing each pull-up and pull-down transistor in the cross-coupled inverters into two cascaded transistors,this cell suppresses the parasitic BJT and source-drain penetration charge collection effect in PD SOI transistor which causes the SEU in PD SOI SRAM. Mixed-mode simulation shows that this novel cell completely solves the SEU,where the ion affects the single transistor.Through analysis of the upset mechanism of this novel cell,SEU performance is roughly equal to the multiple-cell upset performance of a normal 6T SOI SRAM and it is thought that the SEU performance is 17 times greater than traditional 6T SRAM in 45nm PD SOI technology node based on the tested data of the references.To achieve this,the new cell adds four transistors and has a 43.4%area overhead and performance penalty.     

Off-State Breakdown Characteristics of Body-Tied Partial-Depleted SOI nMOS Devices

Partial-depleted SOI(silicon on insulator) nMOS devices are fabricated with and without silicide technology，respectively.Off-state breakdown characteristics of these devices are presented with and without body contact,respectively.By means of two-dimension(2D) device simulation and measuring junction breakdown of the drain and the body,the difference and limitation of the breakdown characteristics of devices with two technologies are analyzed and explained in details.Based on this,a method is proposed to improve off-state breakdown characteristics of PDSOI nMOS devices.     

浮栅器件的单粒子翻转效应

基于中国原子能科学研究院的HI-13加速器,利用不同线性能量传输(LET)值的重离子束流对4款来自不同厂家的90 nm特征尺寸NOR型Flash存储器进行了重离子单粒子效应试验研究,对这些器件的单粒子翻转(SEU)效应进行了评估。试验中分别对这些器件进行了静态和动态测试,得到了它们在不同LET值下的SEU截面。结果表明高容量器件的SEU截面略大于低容量的器件;是否加偏置对器件的翻转截面几乎无影响;两款国产替代器件的SEU截面比国外商用器件高。国产替代器件SEU效应的LET阈值在12.9 MeV·cm²/mg附近,而国外商用器件SEU效应的LET阈值处于12.9~32.5 MeV·cm²/mg之间。此外,针对单粒子和总剂量效应对试验器件的协同作用也开展了试验研究,试验结果表明总剂量累积会增加Flash存储器的SEU效应敏感性,分析认为总剂量效应产生的电离作用导致了浮栅上结构中的电子丢失和晶体管阈值电压的漂移,在总剂量效应作用的基础上SEU更容易发生。     

应变Si NMOS器件总剂量辐射对单粒子效应的影响

针对应变Si NMOS器件总剂量辐射对单粒子效应的影响机制,采用计算机TCAD仿真进行研究。通过对比实验结果,构建50 nm应变Si NMOS器件的TCAD仿真模型,并使用该模型研究处于截至态(V_ds=1 V)的NMOS器件在总剂量条件下的单粒子效应。实验结果表明,总剂量辐照引入的氧化层陷阱正电荷使得体区电势升高,加剧了NMOS器件的单粒子效应。在2 kGy总剂量辐照下,漏极瞬态电流增加4.88%,而漏极收集电荷增量高达29.15%,表明总剂量辐射对单粒子效应的影响主要体现在漏极收集电荷的大幅增加方面。     

0.5μm部分耗尽SOI MOSFET中的寄生双极效应

0.5μm部分耗尽SOI MOSFET的寄生双极效应严重影响了SOI器件和电路的抗单粒子和抗瞬态γ辐射能力。文中显示,影响0.5μm部分耗尽SOI NMOSFET寄生的双极器件特性的因素很多,包括NMOSFET的栅上电压、漏端电压和体接触等,尤其以体接触最为关键。在器件处于浮体状态时,0.5μm SOI NMOSFET的寄生双极器件很容易被触发,导致单管闭锁。因此,在设计抗辐射SOI电路时,需要尽量降低SOI NMOSFET寄生双极效应,以提高电路的抗单粒子和抗瞬态γ辐射能力。     

A 15 nm Ultra‐thin Body SOI CMOS Device' with Double Raised Source/Drain for 90 nm Analog Applications

Fully‐depleted silicon‐on‐insulator (FD‐SOI) devices with a 15 nm SOI layer thickness and 60 nm gate lengths for analog applications have been investigated. The Si selective epitaxial growth (SEG) process was well optimized. Both the singleraised (SR) and double‐raised (DR) source/drain (S/D) processes have been studied to reduce parasitic series resistance and improve device performance. For the DR S/D process, the saturation currents of both NMOS and PMOS are improved by 8 and 18%, respectively, compared with the SR S/D process. The self‐heating effect is evaluated for both body contact and body floating SOI devices. The body contact transistor shows a reduced self‐heating ratio, compared with the body floating transistor. The static noise margin of an SOI device with a 1.1 µm² 6T‐SRAM cell is 190 mV, and the ring oscillator speed is improved by 25 % compared with bulk devices. The DR S/D process shows a higher open loop voltage gain than the SR S/D process. A 15 nm ultra‐thin body (UTB) SOI device with a DR S/D process shows the same level of noise characteristics at both the body contact and body floating transistors. Also, we observed that noise characteristics of a 15 nm UTB SOI device are comparable to those of bulk Si devices.