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《电子技术与软件工程》2019,(1)
随着科学技术的快速发展以及社会经济的进步,我国的电子设备也迎来了新的发展机遇。而频率综合器作为现代电子系统的基础组成部分,在保证电子设备功能、无线射频信号收发等领域发挥着极为重要的作用。而如何缩小频率综合器的规模,降低其使用功耗和噪音,是现阶段锁相环频率综合器的主要研究方向。本文基于频率综合器的基础上,对如何降低其功耗和噪声做了深入的分析探讨,以期为相关工作人员提供指导和帮助。 相似文献
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本文介绍一种小体积低相噪的S波段锁相频率综合器。文中着重对环路进行了具体分析和设计,并给出了实验结果。 相似文献
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针对双模卫星导航接收系统对集成度、功耗和面积的需求,研究了频率综合器的电路结构和频率规划,分析了频率综合器环路的参数设计,实现了片上集成环路滤波器,版图采用MIM和MOS电容堆叠的方式节省了面积,电容电阻采用了加权的方式,使环路带宽可调.采用高速TSPC结构的D触发器构成双模预分频器,降低了整体电路的功耗.利用基于0.18 μmRF CMOS工艺实现了低功耗全集成的频率综合器,芯片面积0.88 mm2,功耗18.5 mW,相位噪声-94 dBc/Hz@100 kHz,杂散-68 dBc.测试结果证明了该电路系统参数设计和结构改进是合理和有效的,各参数性能满足系统要求. 相似文献
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介绍了一块用于数字电视调谐器的CMOS宽带频率综合器。该频率综合器集成了压控振荡器(VCO)、分频器(Divider)、鉴频鉴相器/电荷泵(PFD/CP)及4MHz晶振电路和整形电路。该芯片使用经典的单变频三波段结构,VCO通过片外谐振回路产生了从80MHz到840MHz的本振信号。为了保证频率综合器在很宽的频带内能正常工作并具有较为一致的性能,设计中VCO模块采用了独创的稳幅机制,并对预分频器结构进行了改进。该芯片采用了3.3V 0.35μm CMOSRF工艺,所有电压信号路径均采用了差分结构,满足了DVB-C QAM64数字电视的低噪声要求,实现了清晰的数字电视接收,文章最后给出了测试结果。 相似文献
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以ADF4360芯片为核心,设计实现了频率综合器作为1.95 GHz一次变频超外差射频接收机的本振部分,并制作了单片机控制电路。经测试,可以在1.6GHz~1.95GHz范围内以0.5MHz为步长调节输出本振信号频率。在频率为1.9GHz时,相位噪声为-68dBc/Hz(1kHzoffset)、-71dBc/Hz(10kHz offset)、-110dBc/Hz(100kHz offset)、-115dBc/Hz(1MHz off-set)。频率偏差小于50kHz。 相似文献
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根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860~960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz~1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA. 相似文献
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Human body communication is proposed as a promising body proximal communication technology for body sensor networks. To achieve low power and small volume in the sensor nodes, a Radio Frequency (RF) application-specific integrated circuit transceiver for Human Body Communication (HBC) is presented and the characteristics of HBC are investigated. A high data rate On-Off Keying (OOK)/Frequency-Shift Keying (FSK) modulation protocol and an OOK/FSK demodulator circuit are introduced in this paper, with a data-rate-to-carrier-frequency ratio up to 70% . A low noise amplifier is proposed to handle the dynamic range problem and improve the sensitivity of the receiver path. In addition, a low power automatic-gain-control system is realized using a novel architecture, thereby rendering the peak detector circuit and loop filter unnecessary. Finally, the complete chip is fabricated. Simulation results suggest receiver sensitivity to be -75 dBm. The transceiver shows an overall power consumption of 3.2 mW when data rate is 5 Mbps, delivering a P1 dBoutput power of -30 dBm. 相似文献
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《Solid-State Circuits, IEEE Journal of》1983,18(1):115-121
To realize a low-power low-cost highly-reliable frequency synthesizer for a 1 GHz band radio, a bipolar presealer IC, and a CMOS LSI, consisting of a programmable counter, phase frequency comparator, and fixed divider, have been developed. The PLL synthesizer principle, using a pulse swallow counter, has been adopted for 1 GHz direct programmable count down. Adopting an advanced bipolar process and a diode AND circuit for the dual modulus presealer IC, high frequency operation at 1 GHz and 150 mW low power dissipation have been achieved simultaneously. To reduce the loop delay in the CMOS programmable counter, which limits the operating frequency, a new circuit configuration for the programmable counter and pulse swallow counter is adopted. As a result, 1 GHz frequency synthesizer LSI's have been developed with 150 mW low power dissipation for the presealer IC and 18 mW low power dissipation for CMOS LSI. 相似文献
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基于0.18μm CMOS工艺设计了一种用于WBAN 402~405 MHz频段具有低功耗全数字锁频和灵敏度校准功能的超再生收发机。采用具有噪声抵消技术的巴伦低噪声放大器,以减少无源匹配器件数量和适应低压工作;超再生数控振荡器采用数字控制电容阵列实现频率调谐,以消除猝灭操作期间振荡器的频率漂移;采用全数字锁频环替代频率综合器,以降低传感器节点的功耗;灵敏度校准环路与自动幅度控制环路共享组件,以减小校准误差,并能够在不中断接收状态的情况下动态校准接收机灵敏度。仿真结果表明,在1 V电源电压下,接收机灵敏度为-90 dBm,功耗为1.89 mW,其中全数字锁频环功耗为78μW;发射机功耗为1.96 mW,效率为28%。 相似文献
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采用互补型交差耦合结构,设计了一个可工作于WiMAX(IEEE 802.16e,2.469~2.69 GHz)和LTE(2 496~2 690 MHz)无线射频收发机的压控振荡器(VCO)。采用TSMC 0.18 μm CMOS工艺对VCO电路进行设计及仿真。仿真结果表明,在1.2 V电源电压下,压控振荡器的功耗为1.44 mW,振荡频率变化范围为2.43~2.69 GHz,可调范围约为10.15%,相位噪声为-120.4 dBc/Hz@1 MHz,FOM为-186.9,满足WIMAX/LTE无线通信系统的要求。 相似文献
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Hae-Moon Seo YeonKug Moon Yong-Kuk Park Dongsu Kim Dong-Sun Kim Youn-Sung Lee Kwang-Ho Won Seong-Dong Kim Pyung Choi 《Very Large Scale Integration (VLSI) Systems, IEEE Transactions on》2007,15(2):227-231
A fully CMOS integrated RF transceiver for ubiquitous sensor networks in sub-gigahertz industrial, scientific, and medical (ISM)-band applications is implemented and measured. The integrated circuit is fabricated in 0.18-mum CMOS technology and packaged in leadless plastic chip carrier (LPCC) package. The fully monolithic transceiver consists of a receiver, a transmitter, and an RF synthesizer with on-chip voltage-controlled oscillator. The chip fully complies with the IEEE 802.15.4 wireless personal area network in sub-gigahertz mode. The cascaded noise figure of the overall receiver is 9.5 dB and the overall transmitter achieves less than 6.3% error vector magnitude for 40 kb/s mode. The chip uses 1.8-V power supply and the power consumption is 25 mW for reception mode and 29 mW for transmission mode 相似文献
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设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V. 相似文献
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适用于10/100Base-T以太网的低抖动频率综合器 总被引:1,自引:0,他引:1
计了一种用于10/100BaseT以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V. 相似文献