SOI数模混合集成电路的串扰特性分析

采用二维TMA Medici模拟软件对SOI结构的串扰特性进行了分析.模拟发现随着频率的增加,SOI的埋氧化物对串扰噪声几乎不起隔离作用,同时,连接SOI结构的背衬底可以在很大程度上减小串扰的影响.还对减少串扰的沟槽隔离工艺、保护环及差分结构的有效性进行了比较分析,对一些外部寄生参数对串扰的影响也进行了研究.并给出了SOI结构厚膜和薄膜结构体掺杂浓度对噪声耦合的影响,所得到的结果对设计低噪声耦合的SOI数模混合集成电路具有指导性的作用.     

SOI数模混合集成电路的串扰特性分析

采用二维TMA Medici模拟软件对SOI结构的串扰特性进行了分析.模拟发现随着频率的增加,SOI的埋氧化物对串扰噪声几乎不起隔离作用,同时,连接SOI结构的背衬底可以在很大程度上减小串扰的影响.还对减少串扰的沟槽隔离工艺、保护环及差分结构的有效性进行了比较分析,对一些外部寄生参数对串扰的影响也进行了研究.并给出了SOI结构厚膜和薄膜结构体掺杂浓度对噪声耦合的影响,所得到的结果对设计低噪声耦合的SOI数模混合集成电路具有指导性的作用.     

两相邻耦合RC互连的串扰效应及其抑制

随着微电子技术的进步,集成电路的特征尺寸逐步缩小,IC设计已经向着深亚微米甚至超深亚微米设计发展,一系列由于互连线引起的信号完整性问题需要设计者更多的考虑,互连线串扰已经成为影响IC设计成功与否的一个重要因素。针对串扰这一问题本文讨论了串扰对于电路的影响,分析了深亚微米集成电路设计中对两相邻耦合RC互连串扰的成因,介绍了互连线R,C参数的提取。以反相器驱动源和容性负载为例,建立了两相邻等长平行互连线的10阶互连模型,并且针对该模型,利用Cadence软件进行仿真,分析了引起串扰的因素。在此基础上,最后给出了有效抑制串扰的方法。     

IC高密度陶瓷外壳串扰对信号完整性的影响

在高密度陶瓷封装外壳设计中,遇到的包括单信号线的延迟、反射和多信号线间的串扰等噪声问题,以及电源完整性问题,这些问题都严重影响整个电子系统性能的信号完整性。基于高速电路传输线的信号完整性相关基本理论,通过测试和仿真的方法来研究传输线间近端串扰和远端串扰问题。对大规模集成电路外壳CQFP240M进行串扰测试分析,利用仿真软件CST建立微带线和带状线模型,仿真、测试分析相邻传输线间串扰大小的影响因素。根据仿真结果,提出降低串扰的方法,优化设计,提高传输结构性能。     

大规模集成电路互连线的串扰估计

建立了一个基于电阻和电容的串扰分析模型,给出了干扰信号为线性倾斜信号时串扰的时域响应公式,得出了串扰峰值的估计公式,明确了干扰信号上升沿、互连线的电阻和耦合电容等对串扰的影响,并且利用Hyperlynx软件包进行仿真,仿真结果证明了理论分析的正确性.     

基于65nm工艺数字IC物理设计中信号串扰的预防

数字集成电路的不断发展和制造工艺的不断进步,使得物理设计面临着越来越多的挑战.特征尺寸的减小,使得后端设计过程中解决信号完整性问题是越来越重要.互连线间的串扰就是其中的一个,所以在后端设计的流程中,对串扰的预防作用也显得尤为重要.本文就TSMC 65nm工艺下,根据具体的设计模块,探索物理设计流程中如何才能更好的预防串扰对芯片时序的影响.     

集成电路互连线串扰的模型与分析

针对集成电路中互连线之间的串扰问题,建立了一个基于电阻和电容的串扰分析模型,给出了干扰信号为线性倾斜信号时串扰的时域响应公式,并得出了串扰峰值的估算公式,明确了干扰信号上升沿对串扰的影响。利用该公式,能对全局互连性能的影响做出正确的估计,在互连布局前预先进行路由规划和资源选择。     

芯片设计中串扰噪声的分析与改善

集成电路设计进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题.在这其中,串扰噪声是一个关键的问题.本文探讨了噪声产生机制并进行定量分析,结合作者实际设计阐述该问题的解决方法.     

重掺杂型混合信号集成电路衬底的噪声模型研究

应用器件模拟软件SILVACO模拟三种结构重掺杂型衬底中注入高频电流的分布,根据模拟结果分析得出重掺杂型衬底的简化模型为一单节点,进而将简化模型与实际的混合信号集成电路结合,建立起重掺杂型衬底的噪声模型,并给出了参数估算式。     

IC中多余物缺陷对信号串扰的定量研究

该文研究了铜互连线中的多余物缺陷对两根相邻的互连线间信号的串扰,提出了互连线之间的多余物缺陷和互连线之间的互容、互感模型,用于定量的计算缺陷对串扰的影响。提出了把缺陷部分单独看作一段RLC电路模型,通过提出的模型研究了不同互连线参数条件下的信号串扰,主要研究了铜互连线的远端串扰和近端串扰,论文最后提出了一些改进串扰的建议。实验结果证明该文提出的信号串扰模型可用于实际的电路设计中,能够对设计人员设计满足串扰要求的电路提供指导。     

Crosstalk effects in mixed-signal ICs in deep submicron digital CMOS technology

This paper illustrates the crosstalk phenomenon and its impact on the design of mixed analog/digital circuits with high accuracy specifications. Generation of digital disturbs, propagation through the substrate, and effects on analog devices are considered, with particular emphasis on integrated circuits realized on heavily doped substrate, where traditional shielding is less effective. Techniques to reduce analog/digital crosstalk are reviewed and discussed. A simple modeling approach is presented, suitable for the analysis of crosstalk effects using a conventional electrical simulator (SPICE). Experimental results on a test chip are presented to validate the modeling approach.     

单片数字锁相环衬底噪声的SPICE模拟及分析

应用PSPICE及采用C语言自编的外部程序,对单片数字锁相环中衬底噪声耦合及衬底噪声对电路性能的影响进行了模拟和分析,有助于进一步理解衬底噪声以及衬底噪声对复杂的混合信号电路工作的影响。提出了实际应用中据此选择合适的衬底类型和相应的减小衬底噪声的方法。     

CMOS集成电路的自热效应和均匀温度分布的电热耦合模拟

集成电路实际是由相互耦合的电学子系统和热学子系统共同组成。本文基于具体的封装结构提出集成电路的热学分析模型,分析了温度对集成电路性能和功耗的影响。并且针对均匀温度分布的集成电路,采用解耦法实现了电热耦合模拟软件ＥＴｓｉｍ。     

CMOS集成电路闩锁效应抑制技术

闩锁效应是CMOS集成电路在实际应用中失效的主要原因之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。文章以P阱CMOS反相器为例,从CMOS集成电路的工艺结构出发,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,给出了闩锁效应产生的三个基本条件,并从版图设计和工艺设计两方面总结了几种抑制闩锁效应的关键技术。     

工艺阱深对CMOS集成电路抗闩锁性能的影响

闩锁效应是体硅CMOS电路中最为严重的失效机理之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。以P阱CMOS反相器和CMOS集成电路的工艺结构为基础,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,并利用试验证实,通过加深P阱深度,可以明显提升CMOS电路的抗闩锁性能。