基于ARM与WindowsCE的LCD显示器设计

设计了基于嵌入式处理器IntelPXA270和WindowsCE的TFT屏LCD显示器。对IntelPXA270的LCD控制器和相关I/O控制口进行了分析,研究了TFT屏显示数据读写时序、帧缓冲区的设置、像素与数据格式配置,在WindowsCE下进行系统定制,把LCD驱动模块加入定制的系统并进行调试。测试表明,显示器具有友好的图形界面,驱动程序兼容性好;显示亮度达100尼特,克服了一般LCD高亮度伴随着高功耗的矛盾。     

基于NIOSII嵌入式处理器实现LCD的控制

设计了一种基于NIOSII嵌入式处理器实现LCD的有效控制方案,分析了NIOSII处理器的性能以及LCD显示控制的特点,详细介绍了Avalon流模式的LCD控制器的设计.经实验论证,该方案能有效地实现图像实时的LCD显示,设计的LCD控制器具有较强的通用性,可用于高速的实时图像显示以及嵌入式系统的开发等场合.     

一种基于FPGA的LCD显示方案设计

LCD显示模块为电力系统控制保护装置及其他工业控制装置提供了友好的人机接口,目前主要通过配置独立显示系统实现。本文在电力系统控制保护装置的CPU通信管理插件的POWERPC+FPGA硬件架构上,提出了一种LCD集成显示方案。POWERPC通过基于Qt开发的显示模块应用程序,将显示数据通过LINUX系统LCD驱动的Framebuffer设备快速传输给FPGA,而FPGA则实现显存数据存储及LCD控制器功能,LCD接口电路由接插件直接与LCD屏连接。该方案取消了独立显示系统,测试结果表明不同网络压力下,CPU的负荷率不高于30%,LCD显示界面清晰,界面切换流畅,插件同时满足了通信和显示的要求,实现了装置LCD显示在CPU插件的集成。     

基于SOPC技术的内存映射型LCD控制器设计研究

分析了内存映射型LCD控制器的特点及优点,针对常用设计方法在系统扩展性、设计灵活性、成本等方面存在的不足,利用可编程片上系统（SOPC）技术,设计了一种基于Avalon总线的内存映射型LCD控制器,给出了系统的结构设计和测试结果。测试结果表明,基于SOPC技术的内存映射型LCD控制器具有结构清晰、成本低、扩展性强等特点,可广泛应用于LCD、LED和CRT等各种类屏幕的显示控制。     

配电物联网台区边缘计算终端微服务的文件锁数据同步机制

为解决边缘计算终端微服务的数据读写冲突问题,文中提出了一种新型电力系统背景下配电物联网台区边缘计算终端微服务的文件锁数据同步机制。首先,设计了边缘计算终端微服务的文件锁数据交互机制,支撑微服务数据的有序存取。接着,提出了同步分区机制对微服务进行区域划分,消除跨分区微服务的数据读写冲突隐患。然后,提出了分区内同步机制和分区间同步机制解决相同分区内和相邻分区间微服务的数据读写冲突。最后,仿真分析了微服务时序逻辑结构对文件锁数据同步机制耗时的影响,对比了文件锁数据同步机制采用前后、考虑不同微服务分解度以及采用不同数据同步机制时的结果,验证了所提方法的有效性。     

支持多协议的读卡器设计

针对目前市场上流行的大多数只提供单一应用的读卡器,设计了一种能够同时支持ISO7816、ISO14443TYPEA以及ISO14443 TYPEB等多种协议的读卡器.该读卡器采用ATMEGA64L为主控制器,MFRC531为13.56 M射频读写芯片,TDA8007为接触式CPU IC卡读写芯片,设计了基于JTAG的调试电路以及与主机通信的RS232通信电路.根据实际需求设计加载驱动程序完成了接触式CPU卡的上电激活以及复位应答的异步接收、射频卡的查询与防冲突等功能,配合以一种专用卡座,能够实现对包括MIFARE ONE卡、接触式CPU IC卡以及二代身份证等多种类型卡的操作.     

基于FPGA的DDR4多通道控制器设计

在网络通信和图像处理等系统中存在多个子系统同时访问外部存储器的情况,多通道存储控制器则可以有效地解决这个问题。然而随着数据量的激增和处理单元性能的提升,传统的多通道控制器带宽利用率低,难以满足系统对存储器高速存取的要求。因此,针对上述问题,本文设计了基于FPGA的DDR4多通道控制器。该控制器定义了简化的用户接口并支持网络通信中的循环缓冲区设置,降低了使用的复杂度,同时提高了设计的通用性。设计采用基于循环优先级仲裁器的系统转换结构,高效地解决多通道访问冲突问题,提升了系统的带宽利用率。此外,系统采用分片机制实现循环缓冲区内的访问回绕。基于Xilinx KCU116 FPGA的板级测试表明,本文所设计的多通道访问结构的测试结果与仿真一致。在访问长度为4069字节时,系统最高有效带宽为78.3Gbps,带宽利用率达到94.0%。     

嵌入式LCD控制器系统级建模研究

介绍了S3C2410X内置的LCD控制器结构;结合现有SoC平台,基于SystemC构造了LCD控制器的系统级模型;使用共享内存仿真了帧内存;模拟LQ080V3DG01液晶屏,验证了LCD系统级模型的正确性。     

DDR2SDRAM控制器的数据通道设计

在DDR2 SDRAM控制器的设计中,用户端与DDR2存储器端之间数据通道的设计是提高数据传输率的关键,也是控制器设计中的难点.首先简单介绍了DDR2 SDRAM控制器的整体结构,然后分析了DDR2存储器的读写时序过程,并提出了双向数据DQ与同步信号DQS的相位关系要求,最后在阐述了数据通道要求实现的具体功能后直接使用...     

基于电力线通信模式的LON控制器的设计

介绍了一种基于LonWorks电力线通信模式的HOST-BASE结构控制器,通过PLT-22的双频载波传输特性配合MC143150实现了在电力线上的可靠通信.控制器内部主机AT89S51与从机MC143150之间采用Slave_B并行传输模式,数据通信通过传递虚拟令牌得以实现,解决了数据总线冲突问题.应用表明:控制器在...     

CPLD在生物检测仪中的应用

介绍基于CYPRESS公司的Ultra3700系列CPLD芯片设计的译码和I／O扩展电路及其在生物检测仪中的应用。详细阐述了在生物检测仪中,DSP芯片如何和多片CPLD配合,完成对外部扩展RAM,EEPROM的读写和对LCD模块及LED灯的控制。     

配电网调度监测数据的多线程集群共享内存折叠压缩方法

针对配电网中数据指数增长造成的读写时延越来越长的问题,提出一种多线程集群共享内存折叠压缩新方法。将数据结构扁平化处理融入于数据压缩之中,通过启用内存折叠方法,在写入内存过程中消除数据冗余,改变数据结构,减少刷新到磁盘的次数,同时缓解磁盘块缓存的压力,从而提高对数据的读写性能,以千万条数据记录的某动车段10kV配电网远动调度监控系统实测数据为例,搭建4个节点测试集群,进行集群内存压缩导入延时测试与读写性能测试。实验结果表明,启用内存压缩能优化内存结构,提升调度监测数据库的读写性能。     

基于PCI Express总线的数据传输卡的设计与实现

本文介绍了SAR回波实时记录系统中基于PCI Express(以下简称PCIE)总线的数据传输卡的设计和实现.SAR回波实时记录系统以普通的基于PCIE总线架构的PC为开发平台,系统实现的关键技术之一是实时地接收回波数据.PCIE数据传输卡实现将SAR回波数据实时地传送到PC的内存共享缓冲区中,数据传输采用DMA方式.采用PLX公司的接口芯片PEX8311来实现PCIE总线的接口逻辑.利用PCIE数据传输卡上2片FIFO数据缓冲区的乒乓切换和PC机内存共享缓冲区的环行存储技术保证了数据的连续接收.PCIE数据传输卡工作状态稳定,读写速度可达到180 MB/s,保证了数据传输的连续性和数据的完整性.     

枝子函数对IEC61850映射实现的作用

制造报文规范(MMS)读写服务是IEC61850使用较多的服务.在利用SISCO的MMS读写服务实现控制时,面向叶子函数的实现机制很难体现出一个整体的操作,使得软件结构性差、控制逻辑判断复杂.提出枝子函数的概念,它主要解决复杂结构体变量的读写操作.主要做的工作是:定义枝子函数及相应的枝子函数指针数组、枝子函数的设置、运行机制和向客户端应答时机的选择.引入枝子函数的概念及运行机制,在采用IEC61850控制服务的装置中的软件实现结构清晰、规范,提高了系统的可靠性.     

H264/AVC去块滤波算法研究及FPGA实现

去块效应滤波在有效改善图像质量和压缩效率的同时,也引入了极大的计算复杂度,另外去块滤波过程需要从片外存储器读取待滤波的数据并将滤波后的数据写入片外存储器,这对于读写时钟有很高的要求,为了改善去块滤波提出了一种基于FPGA的改进的滤波算法。相对于基本的滤波方法,可以尽快得到滤波结果,减小片内缓存的中间数据量,同时减少整个滤波过程所需要的时钟周期数,采用5级流水线电路结构,具有较高的数据吞吐量,整个设计划分为多个功能模块,全部采用Verilog HDL硬件描述语言实现,通过matlab和modelsim联合仿真验证。可以满足对H264图像实时解码的要求。     

基于FPGA的高速视频采集系统的设计

实时视频处理技术的飞速发展对视频采集系统的速度和质量提出了越来越高的要求。介绍了一种基于可编程逻辑器件FPGA控制器的图像采集系统,详细描述了其视频采集和解码模块、视频信号处理模块、存储与输出模块、LCD显示模块的设计。阐述了其工作原理,分析了其关键技术环节,并论述了其在FPGA硬件语言上的编程思路。实验结果表明,系统可对720×576像素的静态和动态的图像进行稳定地采集,并且能够以60帧/s的速度显示在LCD液晶屏上。     

基于TMS320DM6446的USB数字视频采集显示技术的设计与实现

提出了一种基于DM6446处理器通过USB接口采集数字视频并通过模拟输出接口实现视频显示的设计方案。通过采用V4L2编程框架和采集数据的YUV格式转换,实现了USB Camera到LCD的动态数字视频显示。实验测试结果表明,软硬件工作状况良好,完全能满足系统需求,既弥补了单纯ARM核处理器在实时性和高吞吐量上能力较差的缺点,也弥补了单纯FPGA核处理器在任务调度和网络协议等问题上比较复杂的不足,使得整个系统在数字视频处理领域更加高效实用。而且设计方案也克服了以往对DM6446视频开发平台基本用来处理模拟视频输入的局限性,这对其他嵌入式产品的开发具有较大的参考意义。     

Charge‐sharing read port with bitline pre‐charging and sensing scheme for low‐power SRAMs

In this paper, we present our decoupled differential read (DDR) port and bitline (BL) pre‐charging scheme. The proposed scheme allows the charge sharing between bitlines during the read operation. DDR port isolates the internal nodes, thus improves the read static noise margin and allows the subthreshold operation. BLs are not pre‐charged to full V_DD. Read port is designed such that for the read ‘1’ operation, BL shares its charge with BLB, and for read ‘0’ operation, BL is charged toward V_DD and BLB is discharged to the ground. The proposed non‐V_DD BL pre‐charging and the charge‐sharing mechanism provide substantial read power savings. Virtual power rail is used to suppress the BL leakages. A dynamic voltage level shifting pre‐amplifier is used that shifts both BLs to the middle voltage and amplifies the voltage difference. Single‐ended write driver is also presented that only conditionally charges the write BL. The proposed 10‐transistor static random access memory cell using DDR provides more than 2 times read static noise margin, ~72% read power savings, and ~40% write power savings compared with the conventional six‐transistor static random access memory. Copyright © 2016 John Wiley & Sons, Ltd.     

A data aware 9T static random access memory cell for low power consumption and improved stability

Reducing the power consumption in static random access memory can significantly improve the system power efficiency, reliability, and performance. In this paper, we propose a data aware static random access memory cell to reduce the power consumption during read and write operation. The proposed cell contains nine transistors with separate read/write ports. The write operation in the proposed cell is controlled by an additional write signal instead of word line. Because of isolation of the storage nodes with bit lines, read signal‐to‐noise margin is equal to ideal hold signal‐to‐noise margin of the conventional cell. The proposed cell saves approximately more than 43% active power compared with the 6T cell and other published cells. The proposed cell gives faster write access and low leakage current compared with the conventional and other cells. About 99% standby column power reduction, with 128 cells, is observed in the proposed cell. Copyright © 2013 John Wiley & Sons, Ltd.