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采用抗辐射0.8μm SOI CMOS加固技术,研制了抗辐射SOI CMOS器件和电路。利用Co60γ射线源对器件和电路的总剂量辐射效应进行了研究。对比抗辐射加固工艺前后器件的Id-Vg曲线以及前栅、背栅阈值随辐射总剂量的变化关系,得到1 Mrad(Si)总剂量辐射下器件前栅阈值电压漂移小于0.15 V。最后对加固和非加固的电路静态电流、动态电流、功能随辐射总剂量的变化情况进行了研究,结果表明抗辐射加固工艺制造的电路抗总剂量辐射性能达到500 krad(Si)。 相似文献
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介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5pA. 相似文献
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介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA. 相似文献
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利用薄膜全耗尽CMOS/SOI工艺成功地研制了沟道长度为1.0μm的薄膜抗辐照SIMOXMOSFET、CMOS/SIMOX反相器和环振电路,N和PMOSFET在辐照剂量分别为3x105rad(Si)和7x105rad(Si)时的阈值电压漂移均小于1V,19级CMOS/SIMOX环振经过5x105rad(Si)剂量的电离辐照后仍能正常工作,其门延迟时间由辐照前的237ps变为328ps。 相似文献
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抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路 总被引:1,自引:0,他引:1
介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA. 相似文献
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春晓 《固体电子学研究与进展》1994,(3)
CMOS0.2μm电路据日本《OPlusE》杂志1993年第164期报道,日本电信电话(NTT)公司已研制成为实现下一代LSI的基本技术——超微细的CMOS电路。在加工技术上,采用可代替紫外线的X线,现用0.2pm的工艺水平,已使器件做到小型化,速度... 相似文献
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薄膜SOI/CMOS的SPICE电路模拟 总被引:1,自引:0,他引:1
鉴于SPICE是目前世界上广泛采用的通用电路模拟程序,具具有可扩展模型的灵活性,我们通过修改SPICE源程序把新器件模型--SOIMOSFET模型移植入SPICE中,通过我们的模拟工作,证实了我们模型的正确性和电路实用性,分析了器件参数对SOI/CMOS电路速率的影响,这些结论可以很好地指导电路设计和工艺实践。 相似文献
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利用CMOS/SOI工艺在4英寸SIMOX材料上成功制备出沟道长度为1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路,从单管的开关电流比看,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流.所研制的51级CMOS/SOI环振电路表现出优越的高速度性能,5V电源电压下单门延迟时间达到92ps,同时可工作的电源电压范围较宽,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景. 相似文献
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SOI-MOSFET主要模型参数得一致的提取,因而该模型嵌入SPICE后能保证CMOS/SOI电路的正确模拟工作,从CMOS/SOI器件和环振电路的模拟结果和实验结果看,两者符合得较好,说明我们所采用的SOI MOSFET器件模型及其参数提取都是成功的。 相似文献
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全耗尽CMOS/SOI技术的研究进展 总被引:2,自引:0,他引:2
SOI材料技术的成熟,为功耗低,抗干扰能力强,集成度高,速度快的CMOS/SOI器件的研制提供了条件,分析比较了CMOS/SOI器件与体硅器件的差异,介绍了国外薄膜全耗尽SOI技术的发展和北京大学微电子所的研究成果。 相似文献
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在SOI/CMOS电路制作中引入了自对准钴硅化物(SALICIDE)技术,研究了SALICIDE工艺对SOI/MOSFET单管特性和SOI/CMOS电路速度性能的影响。实验表明,SALICIDE技术能有效地减小MOSFET栅、源、漏电极的寄生接触电阻和薄层电阻,改善单管的输出特性,降低SOI/CMOS环振电路门延迟时间,提高SOI/CMOS电路的速度特性。 相似文献
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300门CMOS/SIMOX门阵列容错ASIC电路的研制 总被引:1,自引:0,他引:1
本文简要地介绍了3μmCMOS/SIMOX门阵列的设计和制作技术。利用300门门阵列母片成功地实现了容错计算机系统专用总线输出选择逻辑电路SEL。其性能达到了用户要求,平均单级门延迟时间为2.6ns,输出驱动电流为2.4mA. 相似文献
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