一种65nm CMOS互连线串扰分布式RLC解析模型

基于65nm CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了一种互连线耦合串扰分布式RLC解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下,提出了被干扰线远端的串扰数值表达式.基于65nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在2.50%内,能应用于纳米级SOC的计算机辅助设计.     

一种65nm CMOS互连线串扰分布式RLC解析模型

基于65nm CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了一种互连线耦合串扰分布式RLC解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下,提出了被干扰线远端的串扰数值表达式.基于65nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在2.50%内,能应用于纳米级SOC的计算机辅助设计.     

工艺随机扰动下非均匀RLC互连线串扰的谱域方法分析

 考虑工艺随机扰动对互连线传输性能的影响,建立了互连线随机扰动模型,提出了一种基于谱域随机方法的互连线串扰分析新方法.该方法将具有随机扰动的耦合互连线模型在线元分析阶段进行解耦,分别采用随机伽辽金方法(SGM)和随机点匹配方法(SCM)进行串扰分析.最后,利用复逼近给出工艺随机扰动下互连线串扰噪声的解析表达式.实验结果表明本文方法不仅可以对工艺随机扰动下的非均匀耦合互连线串扰进行有效估计,相较于SPICE仿真还具有更高的计算效率.     

耦合传输线信道传输矩阵建模及串扰抵消效果分析

针对高速互连系统中传输线上的串扰问题,基于电磁耦合理论,研究了耦合传输线信道传输矩阵的性质,建立了以下两种情况的耦合传输线信道传输矩阵模型及其矩阵分解形式,分别是：（1）考虑受扰线两边各一条相邻微带线对受扰线的串扰;（2）考虑受扰线两边各两条相邻微带线对受扰线的串扰.给出了上述两种情况下基于耦合传输线信道传输矩阵分解形式的串扰抵消方案,并利用仿真工具ADS对其进行了验证.结果表明：信号抖动和失真大幅下降,串扰抵消效果良好,并且第二种情况下的串扰抵消效果优于第一种情况.该结果说明了在基于耦合传输线信道传输矩阵进行串扰抵消时,考虑两边各两条相邻微带线的串扰效果较好,对保持高速信号完整性具有一定的实际应用价值.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RLC精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RL C精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用     

一种考虑温度时间-空间分布的解析互连延时模型

本文从热扩散方程出发,得到了互连温度时间-空间分布的解析表达式.考虑互连温度对互连电阻和Elmore延时的影响,同时提出了一种用以分析互连时间-空间温度分布效应对互连延时影响的等效内阻模型.基于所提出的模型,详细地分析了互连长度、输入信号频率和功率对互连延时的影响.所提出的互连温度分布和延时解析模型可以应用于深亚微米温度相关的互连性能分析中.     

两相邻耦合RC互连的串扰效应及其抑制

随着微电子技术的进步,集成电路的特征尺寸逐步缩小,IC设计已经向着深亚微米甚至超深亚微米设计发展,一系列由于互连线引起的信号完整性问题需要设计者更多的考虑,互连线串扰已经成为影响IC设计成功与否的一个重要因素。针对串扰这一问题本文讨论了串扰对于电路的影响,分析了深亚微米集成电路设计中对两相邻耦合RC互连串扰的成因,介绍了互连线R,C参数的提取。以反相器驱动源和容性负载为例,建立了两相邻等长平行互连线的10阶互连模型,并且针对该模型,利用Cadence软件进行仿真,分析了引起串扰的因素。在此基础上,最后给出了有效抑制串扰的方法。     

一种抑制总线串扰的自适应时空编码方法

片上总线互连线间逐步增强的线间耦合效应加剧了总线信号串扰.本文根据互连线串扰模型,提出先传送奇数位信息,再传送偶数位信息,双时钟周期发送恶性串扰总线数据的自适应时间编码方法.在消除恶性串扰的同时,减小了总线自翻转能耗.并结合码本编码,获得一种自适应时空编码方法.仿真结果显示该方法的时间节省率达到30%以上,能耗节省率为4%～38%.对于32位数据总线,该方法仅需6根冗余线.     

Improved Statistical Interconnect Timing Analysis Considering Scattering Effect

考虑纳米尺度互连线的散射效应,提出了一种改进的时序分析方法.首先,考虑互连线宽度和厚度的影响,提出了一个简单的散射效应的解析模型.然后,利用这个模型和SS2M得到了过渡时间的统计表达式.实验结果表明,当考虑散射效应后,互连线的延时和过渡时间将进一步增加.同时,提出的统计SS2M模型与SPICE蒙特卡罗分析结果比较,均值的平均误差在4.16%以内,而方差的平均误差在3.06%以内.     

高密度封装中互连结构差分串扰建模与分析

针对传统模型存在较大分析误差的问题,提出高密度封装中互连结构差分串扰建模与分析.在对互连结构差分传输线耦合关系分析的基础上,建立了四线差分结构串扰模型.运用该模型对互连结构差分串扰中的电阻、电容以及电感进行等效分析,解决高密度封装中互连结构差分串扰问题.经试验证明,此次建立模型平均误差为0.042,满足抑制高密度封装中...     

Crosstalk analysis for a CMOS gate driven inductively and capacitively coupled interconnects

This paper deals with crosstalk analysis of a CMOS driven capacitively and inductively coupled interconnect. The Alpha Power Law model of MOS transistor is used to represent a CMOS driver. This is combined with a transmission line-based coupled RLC model of interconnect to develop a composite model for analytical purpose. On this basis a transient analysis of crosstalk noise is carried out. Comparison of the analytical results with SPICE extracted results shows that the error involved is nominal.     

IC中多余物缺陷对信号串扰的定量研究

该文研究了铜互连线中的多余物缺陷对两根相邻的互连线间信号的串扰,提出了互连线之间的多余物缺陷和互连线之间的互容、互感模型,用于定量的计算缺陷对串扰的影响。提出了把缺陷部分单独看作一段RLC电路模型,通过提出的模型研究了不同互连线参数条件下的信号串扰,主要研究了铜互连线的远端串扰和近端串扰,论文最后提出了一些改进串扰的建议。实验结果证明该文提出的信号串扰模型可用于实际的电路设计中,能够对设计人员设计满足串扰要求的电路提供指导。     

Modelling of coupled interconnect lines for integrated circuits

A coupled interconnect model is developed using even mode and odd mode capacitance analysis. Signal coupling is presented in terms of interconnect width, substrate thickness, interconnect line spacing, and frequency. Picosecond photoconductor based measurements of coupled transmission lines on the integrated circuit support the even and odd mode signal transmission simulation results. SPICE circuit simulation is used to demonstrate the model utility and explore the sensitivity of the self- and mutual capacitances and inductances in signal crosstalk.     

超深亚微米集成电路串扰估计及优化

采用RLC模型来估计互连线间的耦合噪声并对模拟结果进行分析,在此基础上,提出了几种不同的算法实现了带串扰约束的集成电路布线结果调整.     

超深亚微米集成电路串扰估计及优化

采用RLC模型来估计互连线间的耦合噪声并对模拟结果进行分析,在此基础上,提出了几种不同的算法实现了带串扰约束的集成电路布线结果调整.     

Crosstalk fault modeling in defective pair of interconnects

The manufacturing defect in the interconnect lines can lead to various electrical faults, e.g. defect due to under-etching effect/conductive particle contamination on interconnect line can lead to increased coupling capacitances between the two adjacent interconnects, which, in turn, can eventually result in crosstalk fault in the deep sub-micron (DSM) chips. In this paper, we describe the line-defect-based crosstalk fault model that will be helpful in analyzing the severity of the defect/fault, as the crosstalk fault occasionally leads to various signal integrity losses, such as timing violation due to excessive signal delay or speed-up, logic failure due to crosstalk positive/negative glitch above/below logic low/high threshold and also reliability problem particularly due to crosstalk glitch above logic high threshold. Our crosstalk fault model is very fast (at least 11 times faster than PSPICE model) and its accuracy is very close to PSPICE simulation results when the defect/fault is located in the middle of interconnects, whereas for the defects located at the near-end/far-end side of aggressor-victim the model accuracy differs marginally.