高效可配置FFT处理器的VLSI设计及其应用

针对正交频分复用通信系统中的快速傅里叶变换(FFT)处理器的硬件实现,提出一种高效可配置的VLSI结构. 在基于存储器的FFT架构基础上,采用一种双路并行处理的数据通路和一种有效的控制方案,节省了硬件面积并提高了系统运算的效率. 此外,对FFT的蝶形运算单元进行了优化,使其能处理多种运算模式.基于该结构的FFT处理器已应用于DVB-T/H系统中,并在SMIC 0.18 μm工艺下进行了逻辑综合、Layout以及功耗分析,等效逻辑门数为56 k,在20 MHz工作频率下功耗约为33.5 mW.与FFT结构相比,该结构有效地减少了硬件面积和功耗.     

一种可重构模乘器的硬件设计

提出一种改进的基于剩余数系的Montgomery模乘算法.该算法通过对相对固定的参数进行预计算,从而减少运算过程中模乘运算的次数,与Bajard J C提出的算法(IEEE计算机会刊,2004第6期)相比减少300/(2k+8).同时基于改进算法提出数据长度可伸缩的硬件模乘器结构设计,并在0.18 μm SMIC工艺下...     

轻量金字塔解码结构的单目深度估计网络

针对单目深度估计网络庞大的参数量和计算量,提出一种轻量金字塔解码结构的单目深度估计网络,可以在保证估计精度的情况下降低网络模型的复杂度、减少运算时间。该网络基于编解码结构,以端到端的方式估计单目图像的深度图。编码端使用ResNet50网络结构;在解码端提出了一种轻量金字塔解码模块,采用深度空洞可分离卷积和分组卷积以提升感受野范围,同时减少了参数量,并且采用金字塔结构融合不同感受野下的特征图以提升解码模块的性能;此外,在解码模块之间增加跳跃连接实现知识共享,以提升网络的估计精度。在NYUD v2数据集上的实验结果表明,与结构注意力引导网络相比,轻量金字塔解码结构的单目深度估计网络在误差RMS的指标上降低约11.0%,计算效率提升约84.6%。     

一种功耗优化的均衡器结构设计

本文提出了一种可动态开关运算器件的均衡器结构，使得在硬件实现时可以降低功耗。根据实际的信道环境通常都是变化的特点，在不同情况下动态改变均衡器中滤波器抽头的个数，在信道较好时将对结果几乎没有影响的抽头之乘法运算关掉，使得均衡器在以更少的抽头数目工作，以此达到降低功耗的目的。以DVB-C规定的多径信道为例，仿真结果显示，在保持性能不变时最多可减少15％以上的乘法运算。SNR损失O．2dB时最多可以关掉75％的乘法运算。在实际应用中可根据具体性能要求设计，该方法可灵活应用到类似设计中。     

一种低功耗DCT硬件结构的设计

提出一种基于CSD编码的向量内积分布式计算结构CDA,将其应用于二维离散余弦变换(DCT)硬件设计,利用DCT变换矩阵的编码特点减少设计中加法器的数量及移位累加树的带宽。该结构在Chartered 0.13 μm工艺库上进行设计和综合,共用了31 528个晶体管和1 024 bit存储器,具有低功耗与高性能的特点,适用于图像视频等要求低功耗、实时处理的领域。     

标志前缀加法器的结构优化设计

标志前缀加法器运算速度快但存在面积大的缺点。为满足实际应用中对浮点乘加单元面积的要求,对其进行结构优化得到基于Kogge-stone树结构的51位标志前缀加法器,采用模块级联减少运算单元个数,达到减小浮点乘加单元面积、降低功耗的目的。在TMSC 0.18 μm工艺下,该51位加法器的面积、总功耗、关键路径时延分别减少了10%, 10.5%, 6.4%。     

改进的多路基-24 FFT处理器设计

给出一种改进的基-24频域抽取FFT算法,基于该算法和SDF结构,提出改进的多路基-24 FFT处理器结构,通过复用常复系数乘法器,减少硬件消耗并维持吞吐率不变。基于改进结构设计2路256点FFT处理器,在SMIC 0.13 μm工艺下综合、布局和布线后的版图核心面积为1.12 mm2,最高工作频率为100 MHz。     

ARM7平台实时MPEG-4解码系统的实现与优化

本文分析了ARM处理器的结构特点,介绍了在Freescale公司ARM7平台i. 250处理芯片上实现MPEG-4实时解码的策略,针对解码器的优化特点和芯片的硬件结构,采用了算法级、C语言级、ARM级联合优化的优化方法,对于标准MPEG-4解码过程进行了优化.实验结果表明,在采用该芯片的手机平台中,对于sub-QCIF大小的图像系统达到了平均约15fps的解码速度,成功实现了ARM7平台下的实时MPEG-4解码.该项目正与公司合作,具有优化后实时MPEG-4解码系统的低成本手机有望实现商业化.     

短波多径衰落信道下的判决反馈均衡器研究

判决反馈均衡器(DFE)主要有两种基本类型:直接调整抽头系数的传统DFE和通过估计信道冲激响应直接计算均衡器抽头系数的基于信道估计DFE.研究两种基本的DFE和一种改进的基于信道估计DFE在短波多径衰落信道下的性能.仿真结果显示,基于信道估计DFE尤其是改进的基于信道估计DFE,在对抗信道的时变性方面与传统DFE相比,具有更强的鲁棒性,更适合在短波通信中使用.     

一种高速通信中的模拟自适应均衡器设计

由于LVDS传输线在高速数据传输中存在着码间干扰,限制了传输数率和传输距离.因此引入均衡器来补偿数据的高频损耗就变得尤其重要.鉴于模拟自适应均衡器的诸多优点,设计一个基于CMOS工艺的高速模拟自适应均衡器.采用了TSMC 0.25μm CMOS工艺实现,能够很好的均衡传输数率为2Gbps的数据信号.     

阶数自适应可变均衡器算法的研究与仿真

自适应判决反馈均衡器（OVE）f~跟踪信道时变响应并自动调整抽头系数,解决数字通信中因信道衰减和噪声引起的符号间干扰问题,从而大大降低通信系统误码率。针对在自适应均衡过程中均衡器阶数难以确定的问题,根据最优估计理论,分析判决反馈均衡器结构,研究DFE的抽头长度对均衡器均方误差性能的影响,在此基础上提出阈值可变动态长度算法,找出最小均方误差与滤波器阶数之间的折中。Matlab分析和仿真结果显示,当信道衰减和符号问干扰较严重时,均衡器阶数收敛在30阶左右,且误差可以收敛在较小范围内跟踪信道响应,并在瞬时累计均方误差准则下收敛到滤波器最优阶数。     

低频电子标签基带处理器的设计与实现

设计一款新型低频电子标签基带处理器,提出一种新颖的异步解码机制,解决了100% 振幅键控调制模式下时钟中断的问题,利用指令头解析与片选信号相结合的指令解析机制,提高了指令解析速度,并综合应用能量管理、结构优化等多种低功耗设计方法提高电子标签响应速度和抗干扰能力,降低芯片功耗与面积.该芯片采用SMIC 0.18 μm 2P4M标准CMOS工艺实现.与国外同类芯片相比,该设计以较小的面积与功耗实现了更高的性能.     

一种改进的时变SIMO信道常模盲均衡算法

为了提高时变(Time-varying, TV)信道的盲均衡性能,利用信源符号的常模(Ｃonstant modulus, CM)特性,针对单位圆附近含有公共零点的非理想信道,首先证明时变多天线联合接收(Single input multiple output, SIMO)盲均衡器与信道矩阵的联合冲激响应包含多个非零抽头,进而提出一种改进的基频率估计方法,克服了传统时变信道盲均衡器对于理想信道的局限性,并通过引入递归最小二乘常模算法以提高均衡器的收敛性能。仿真实验结果表明,改进方法提高了盲均衡器的收敛速度,拓宽了时变SIMO信道盲均衡结构的适用范围,能够更好地实现时变信道的盲均衡。     

低频电子标签基带处理器的设计与实现

设计一款新型低频电子标签基带处理器,提出一种新颖的异步解码机制,解决了100% 振幅键控调制模式下时钟中断的问题,利用指令头解析与片选信号相结合的指令解析机制,提高了指令解析速度,并综合应用能量管理、结构优化等多种低功耗设计方法提高电子标签响应速度和抗干扰能力,降低芯片功耗与面积。该芯片采用SMIC 0.18 μm 2P4M标准CMOS工艺实现。与国外同类芯片相比,该设计以较小的面积与功耗实现了更高的性能。     

一种改进的反码加法器设计

传统的加法器在有符号数相加时需将操作数转化为补码形式进行运算,运算结束将计算结果再转化为原码。为减少关键路径延迟,在标志前缀加法器的基础上,提出一种改进的反码加法器,将常用反码加法器中的加一单元合并到加法运算中。在SMIC 0.18 μm工艺下,将改进的64位反码加法器与常用的64位补码加法器进行比较,数据显示面积减少了39.1%,功耗降低了39.9%,关键路径延迟降低了5.1%。结果表明,改进的反码加法器性能较优。     

一种基于块匹配算法的SAD运算加速器

基于块匹配算法的运动估计是图像和视频应用中的关键技术。SAD运算是运动估计中最主要的运算形式,具有极高的计算复杂度和传输带宽需求。本文提出了一种可配置的SAD运算加速器结构,采用一个16×1规模的PE阵列和一个加法树结构加速SAD运算的执行。本文将PE阵列和加法树结构的流水线进行细致划分,有效提高了工作频率。加速器采用DMA事件机制,大部分的数据传输可以与SAD计算并行进行,减少了数据传输延迟引起的性能下降。实验结果显示,搜索16×16大小的搜索窗口,本文结构只需要4102个周期。基于SMIC0.13μm的CMOS标准单元工艺对本文结构进行综合,最高工作频率可达到750MHz,面积约为16.8k门和3.5KB的片上存储器。     

异步FIFO中存储单元的分析设计

从异步FIFO的一般结构人手,重点对异步FIFO中的双端口RAM存储器进行了分析,深入研究了存储单元的读写工作原理,以此得出各单元管子参数设计的尺寸要求以及管子单元比(CR),并根据0.35 μm CMOS工艺设计出了1 k×9 bit的异步FIFO,其读取速度约为10 ns.     

改进的非线性卫星信道均衡器

针对常用的Volterra结构均衡器运算量大的问题,提出一种改进结构的非线性卫星信道自适应均衡器。通过对截断Volterra级数进行数学分析,得到了具有非线性均衡器和线性均衡器级联形式的新均衡器结构。新结构均衡器将Volterra结构均衡器表达式中的三阶记忆项相乘转变为新模型非线性部分的二阶记忆项相乘,降低了信号通过均衡器所需的复数乘法次数。仿真结果表明,改进结构的非线性卫星信道自适应均衡器运算所需的复数乘法次数在信道记忆很深的情况下约为Volterra结构均衡器的1/9,有利于信号的实时处理。与此同时,经改进均衡器均衡输出的16振幅移相键控调制（16APSK）信号的星座点更为紧凑。     

Hummingbird算法在射频识别标签中的应用

Hummingbird加密算法因实现所需面积较小、功耗较低而适用于低成本射频识别标签的安全加密。为此采用SMIC 0.13 μm工艺对Hummingbird算法进行硬件实现,通过降低时钟翻转频率和数据翻转频率减少动态功耗。仿真实验结果证明,Hummingbird算法可以满足电子标签对硬件开销、功耗及响应时间的实际应用要求。     

FFT处理器、均衡器和相位跟踪器联合设计

FFT处理器、均衡器和相位跟踪器是IEEE 802.11a接收机中级联的三个处理模块。通过对这三个处理模块中所包含的运算进行分析,提出合并FFT处理器和均衡器中的幅值运算,同时对均衡器和相位跟踪器的相位运算进行联合,从而简化了接收机结构。在设计中使用双模CORDIC处理器分时完成相位误差计算和相位补偿以减少所需硬件资源。