Cooley-Tukey基4FFT算法程序优化

推导出三种Cooley -Tukey基 4FFT算法的蝶算结构及旋转因子指数公因子 p的简单计算公式 ,可显著减少求 p值的次数及单次 p值的运算量 .给出了为避免三角函数值及倒序码值的重复计算所采取的编程技巧     

基于FPGA的高速FFT处理器的设计与实现

针对高速实时信号处理的要求,提出了4096点快速傅立叶变换（FFT）处理器在现场可编程门阵列（FPGA）中的设计与实现方法。该方法采用了按频率抽取（DIF）基4算法和6级流水线结构,每级均采用FIFO存储器实现延迟功能,和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出,采用块浮点结构来表示数据,节省了器件资源。实验结果表明,该方法在保证运算精度和实现复杂度的同时,提高了处理器的数据时钟频率和处理速度。     

软件实现FFT运算减少运算量的途径

对所有四种类型的基2FFT算法,本文提出了其P值的简单求法(P为蝶形运算表达式中旋转因子的指数),並给出了编程中的几点重要技巧和软件实现的程序框图.这两部分工作能都使FFT处理程序的运算量减少,这对信号的实时处理是有意义的.     

基-4FFT处理器的优化设计与应用

快速傅里叶变换(fast Fourier transform, FFT)因其高效而广泛应用于信号处理系统。文章通过分析按时间抽取的基-4FFT算法,针对1 024点设计了一款5级流水线型FFT处理器。在处理器结构中每级内采用蝶形运算单元的分时复用方法降低了硬件资源消耗;在5级连接结构设计中采用流水线技术提高算法处理速度。该处理器采用现场可编程逻辑门阵列(field programmable gate array, FPGA)进行验证,结果表明,在50 MHz的条件下,11.9μs即可完成1 024点运算,通过光电容积脉搏波检测应用验证了其正确性。     

一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform, FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit, ASIC)设计。传统FFT算法受序列完整性的制约,时滞较大,无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法,克服了传统FFT对序列完整性的依赖,设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间,以基16蝶形运算器为核心,采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量,减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比,信噪比(signal-to-noise ratio, SNR)大于130 dB。在TSMC 28 nm的工艺下,工作主频为600 MHz,面积为1 980μm×2 060μm。     

素数因子算法的FFT处理器的设计

为满足FFT运算速度的要求,提出了一种易于FPGA实现的素数因子算法FFT处理器的硬件结构。其中数据存储采用了乒乓RAM结构来实现,可以扩大吞吐量;数据缓存使用FIFO来实现,可以减少一半存储空间的使用;运算模块使用素数因子算法结合流水线结构,在一定延迟后可以连续输出结果;增加地址排序映射可以实现数据正序输入输出。     

减少基4FFT算法运算量的措施

推导出计算正序输入ＤＩＦ基４Ｓａｎｄｅ—ＴｕｋｅｅＦＦＴ算法旋转因子指数公因子ｐ的一种简单方法．给出大幅度减少该算法处理程序运算量的几项有效措施．     

快速傅立叶变换（FFT）的另一种推导方法及实现

快速傅立叶变换(FFT)改进了离散傅立叶变换(DFT)的计算过程,因其计算速度更为高效,被广泛运用于数字信号的实时处理中.本文从整数的进制表示形式阐述了基2FFT和基4FFT的原理,给出了相关推导及部分重要结论的证明.最后分别给出了迭代方程式及实现方法.相应的结论也适应于更高维的FFT变换中.     

基于FPGA的块浮点FFT的实现

在分析基-2 FFT算法的基础上,提出一种用FPGA实现FFT的方法.用块浮点机制,动态扩大数据范围,在速度和精度间得到折衷;模块化设计,易于实现更多点数的FFT运算.采用Verilog语言编程实现,在Quartus II和Modelsim平台下进行逻辑综合和时序仿真,时序分析结果与Matlab计算结果相比较验证了程序的正确性.     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.     

基于专用芯片的高速实时FFT系统实现研究

研究了基于专用芯片的高速实时ＦＦＴ系统的点数和精度问题，分析了统一的ＦＦＴ算法与ＦＦＴ专用芯片的级联问题；定标算法与ＦＦＴ专用芯片的精度问题，提出了一种高速实时ＦＦＴ系统的实现方案和性能测试方法，并根据实测数据讨论了ＦＦＴ系统的精度。     

LFMCW雷达测距系统及其信号处理算法的设计

设计了一款基于ARM单片机的线性调频连续波(LFMCW)雷达测距系统,其采用三角波调制的LFMCW雷达实现目标距离测量。介绍了LFMCW雷达的基本结构和实现目标距离测量的原理,并重点研究了LFMCW雷达测距系统的信号处理算法——快速傅里叶变换(FFT)和线性调频Z变换(CZT)联合的测距算法(FFT/CZT联合算法)的实现。经理论计算和MATLAB仿真分析表明,FFT/CZT联合算法可以显著提高计算效率和精度。     

任意点存储器结构FFT处理器地址策略

提出一种针对任意点数运算的并行地址无冲突的存储器结构的FFT处理器.该方法利用高基底的分解方法减少整体计算时钟周期,以及小基底互联的多路延迟交换结构降低计算引擎的复杂度.该方法可以将存储器结构FFT处理器中的几个重要特性如连续帧处理模式,多点数计算和并行无地址冲突等特点集成在一起.另外,素因子FFT算法也被运用到该处理器当中用以降低乘法器个数和蝶形因子存储,以及满足任意点数的计算需求.设计了一种统一的基-2,3,4,5的Winograd算法的蝶形计算单元用以降低计算复杂度.实验仿真结果表明,本FFT处理器在122.88 MHz工作频率下功耗只有40.8 mW,非常适合LTE系统的应用.      

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

利用DSP Builder设计定点FFT处理器

分析了FFT算法的原理,并利用DSP Builder建立了输入为8点基-2 FFT算法的基本模型,在Simulink和QuartusⅡ中分别进行了仿真,并将仿真结果与Matlab仿真值进行了比较,实现了8点实序列FFT算法.基于DSP Builder的FFT算法设计简单,可以重复使用,大大提高了设计效率.     

FFT算法的并行处理研究

通过对串行FFT算法分析,针对其不足,从理论上研究了将蝶形网络FFT算法进行并行处理。具有较高的加速比和总效率,对实现FFT算法的并行实时系统具有一定的指导意义。     

全流水FFT处理器的VLSI设计与实现

提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统.