基于可编程逻辑器件的定时器设计

介绍了用EDA技术实现的99分钟内定时。本系统基于VHDL语言，以CPLD为核心。     

FPGA中高速计数器的设计

本文通过对计数器结构的分析，讨论了如何充分利用ＦＰＧＡ的硬件资源实现高速计数器的方法。     

一种基于FPGA的可变模计数器的VHDL实现

可变模计数器是数字系统中广泛应用的一种电路模块,本文讨论了一种基于VHDL语言实现的可变模计数器的EDA设计方案,采用FPGA芯片作为设计载体,FPGA具有在线可重构的优点,如需对计数器的技术指标进行修改,只需修改源程序中的相应参数,重新进行编译、仿真、配置即可,使得设计本身灵活性好,便于升级和维护.     

支持8253控制字32位可编程计数器软核的设计与实现

8253作为Intel公司推出的可编程定时计数器,用来产生定时信号。分析传统8253功能以及缺陷,结合FPGA的特点,设计支持8253控制字格式具有自主知识产权的32位可编程定时计数器软核P32IT8253。详细分析对设计中关键路径的产生原因,给出一种便于在不同器件公司产品间移植的优化设计方法。软核通过仿真,下载到Xilinx的FPGA中。整个设计针对提升传统8253/8254配合单片机或者接口板中控制电路的性能,提供了一种解决方案。     

基于FPGA的虚拟通用计数器/信号源集成

将通用计数器与信号源集成于FPGA内，借助EPP实现与PC机的通信，以Delphi实现虚拟图形化界面。采用等精度等测量技术和余数插补法，虚拟地实现2个通道0．1Hz～10MHz信号的频率、周期、占空比、脉宽、计数及其频率比、相位差、时间间隔测量，1个扩展通道10MHz～1GHz信号的频率、周期、计数测量，和1个通道频率、占空比、幅度、直流分量步进可调的矩形波(1Hz～1MHz)、正弦波(1Hz～16kHz)等信号的产生。重点介绍了其系统EDA设计、仿真及实验结果。实验表明，本设计是切实可行的。     

应用VHDL语言在PLD器件上设计实现可编程计数器

研究用VHDL语言采用TOP TO DOWN设计方法实现了一种可以完成二进制、十进制、可逆计数功能的可编程计数器；采用MAX＋PLUSII集成开发环境编辑、综合、仿真，并下载到PLD器件中，经仿真和实际电路测试，该计数器性能可靠。     

可编程定时/计数器8253在扬声器中的应用

可编程定时/计数器是一种使用很广泛的定时/计数器,他可以通过编程实现很多功能。通过分析可编程定时/计数器的工作原理,研究出可编程定时/计数器在扬声器发声应用中的编程方法,在程序中只要更改一下输入时钟频率或计数初值即可实现利用可编程定时/计数器8253驱动扬声器发出各种频率的声音。     

可编程定时器／计数器在取样积分器中的应用

取样积分器是一种利用相关原理检测微弱信号的装置。利用它对微弱信号进行取样积分,可再现淹没于噪声中的周期性重复信号。这一特点使得它成为许多基础学科研究中一种检测微弱信号的重要手段。取样积分器的基本原理简述如下(参看图1)。周期性重复信号从输入端进入,通过采样门后在积分器     

合成孔径雷达定时器的FPGA实现

给出了一种采用FPGA实现合成孔径雷达定时器的设计方案，通过合理的时钟设计，使全局时钟的畸变达到最小，保证得到高质量同步的全局时钟。同时对工作时钟采用二的幂次方分频后作为脉冲宽度和延时的调整时钟，从向保证了控制精度。实验证明，该定时器具有输出脉冲抖动小，脉冲宽度和延时控制精确，集成度高，可靠性好的优点。     

基于有限状态机的通用雷达定时器设计

雷达定时器是雷达系统的重要组成部分,它的可靠性和稳定性是雷达系统可靠工作的基础.文章分析了雷达定时器的结构,结合FPGA的特点,提出一种基于有限状态机的通用雷达定时器的设计方法,并在FPGA中予以实现.仿真及实验测试表明,该设计的定时精度达到纳秒级,脉冲间相对延时可大于200μs,可以很好地满足系统性能要求.本方法具有结构简单紧凑、成本低、可靠性高、精度高等优点.     

基于FPGA双振荡电路定时器的设计

考虑冲击环境下定时器会遇到的问题,并分析了单一的晶体振荡器和谐振振荡器都不能很好地满足抗冲击性和高精度两方面要求,因此提出了一种基于FPGA设计的双振荡定时器。此定时器能有效地解决爆破作业中延时雷管起爆精度和抗冲击性能之间的矛盾。更主要的是CPLD的时序比集成芯片更加容易控制。在FPGA实现,该设计的定时精度达到纳秒级,很好地满足系统性能要求。本方法具有结构简单、成本低、可靠性高、精度高等优点。     

现场可编程逻辑门阵列（FPGA）技术及其应用

本文阐述了现场可编程逻辑门阵列（ＦＰＧＡ）技术的基本概念、原理及其进展，并介绍了作者在应用ＦＰＧＡ技术中所获得的点滴经验与体会。     

高速可编程定时器电路的设计

介绍了一种高速可编程定时及其系统设计，电路设计和版图设计。该器件采用３μｍ ｐｎ结离工艺制作，经测试其最高工作频率大于１０００ＭＨｚ，在－５．２Ｖ电源电压下，功耗电流小于３０ｍＡ。实现了超高速大规模集成。     

基于单片机的多用途定时器的设计与实现

设计了一种以 AT89C51为核心、结构紧凑和功能齐全的多用途定时器。它可通过小键盘输入任意定时时间 ,最大可定时 1 0 h,能满足各种层次答辩、各种赛事以及某些特殊定时需要。文章对其结构作了介绍。     

基于AT89S51定时器/计数器的研究与分析

定时器/计数器在日常生活和工业控制中,使用非常频繁。其通过引脚输出方波、矩形波等常见波形,多用于控制系统中,以实时时钟来进行定时检查,或作为串行数据通信的波特率发生器使用。本文分析了定时器与计数器的异同,并概况了3种定时的常用方法,利用AT89S51定时器来编写程序的步骤和技巧,进行了重点归纳总结,希望对初学者有所帮助。     

基于FPGA的信号源设计与实现

简单介绍了FPGA技术,以及基于FPGA、采用VHDL进行设计的信号源核心数字电路的实现过程。测试结果表明设计方法正确、实现手段可行。     

基于FPGA的2DPSK信号产生器的设计与实现

用VHDL设计了一种2DPSK信号产生器，测试和实际应用表明其性能稳定可靠。     

低功耗可编程定时器集成电路的设计

介绍了一种低功耗、高精度、高稳定性可编程定时器专用集成电路的设计,对其中的稳定性电路、低功耗问题进行了研究和分析。该电路的静态工作电流为7．8微安。     

基于可编程计数器74LS161的循环码计数器设计

基于探索MSI可编程同步二进制加法计数器74LS161改变应用方向进行功能扩展的目的,采用逻辑修改的方法给出了在二进制计数的基础上实现循环码计数的设计方法,即以74LS161已有的状态输出Q3Q2Q1Q0为变量定义循环码计数器的状态输出量Q3′Q2′Q1′Q0′进行改变计数规律的设计。给出了在函数卡诺图上进行输出函数最小化求解设计方法。从现成的函数出发,实现待求函数可扩展专用集成电路的应用范围并简化循环码计数的设计过程。所述方法给出了MSI可编程计数器改变应用方向的逻辑修改方法。