H.264分数像素内插的快速算法

为了克服H.264中内插分数像素运算复杂度大的困难，针对H.264编码的特点，提出了用1-D滤波代替2-D滤波的快速内插分数像素的方法。实验表明，在编码性能损失很小的条件下，可以使得内插分数像素运算的时间复杂度大幅度下降，该算法对于H．264在复杂度受限的平台上的实现具有一定的实用性。     

一种H.264运动估计算法的硬件实现结构

运动估计是视频编码中计算量最大的一部分,提出一种适用于H.264标准的混合两步搜索算法的VLSI结构设计方法,并提出了有效的小菱形搜索的数据流,充分利用搜索区域数据重叠的特性.仿真证明,节省硬件资源,可以满足实时性的需要.     

H.264便携式实时编解码器的设计

采用Qpixel公司推出的高性能SoC芯片QL202B设计了一个H.264标准的便携式实时编解码器系统,重点介绍了系统和硬、软件模块的结构和设计,在测试的基础上介绍了这个编解码器的特点及应用.     

基于Directshow的H.264解码器的设计与实现

为实现视频监控系统中视频的解码,提出了一个H.264视频解码器在Directshow中的实现方案.Directshow应用程序编程接口是一个基于Windows平台的优秀流媒体架构,它为在Windows 平台上处理各种格式的媒体文件回放、音视频采集等高性能要求的多媒体应用提供了完整的解决方案.     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

一种新的用于H.264/AVC的运动估计VLSI结构

提出了一种新的用于H.264/AVC的分数运动估计VLSI结构.首先改进分数运动估计算法的迭代顺序,将1/2像素精度和1/4像素精度的串行搜索改为同时进行,设计出一种空间上具有更高并行度的VLSI结构;另外该结构不需要输入和输出1/2插值数据,因此减少了存储带宽需求.该结构计算H.264/AVC中一个宏块1/4像素精度的41个运动向量需要1344个时钟周期.在0.18 μm CMOS工艺下作了逻辑综合和仿真,结果表明时钟频率为147MHz时,面积为276k门,能够满足SDTV(1280×720)@30Hz的视频编码需要.相比现有结构,该结构降低了存储访问带宽需求,提高了数据吞吐率.     

使用异类处理器实现H.264算法

嵌入式多媒体设备要求具有更高的处理能力、极低的功耗,以延长电池供电设备的工作时间.提高CPU的工作频率或者增加CPU内并行的工作单元可提高CPU处理能力,但相同工艺下更高的频率要求更高的工作电压和更大的功耗,并行的工作单元只能利用局部指令的并行性,一些单元得不到充分利用,造成功耗的浪费.使用不同类型的处理器并行工作,充分发挥各个CPU的处理优势,可有效降低多媒体设备的功耗.     

使用异类处理器实现H.264算法

嵌入式多媒体设备要求具有更高的处理能力、极低的功耗,以延长电池供电设备的工作时间。提高CPU的工作频率或者增加CPU内并行的工作单元可提高CPU处理能力,但相同工艺下更高的频率要求更高的工作电压和更大的功耗,并行的工作单元只能利用局部指令的并行性,一些单元得不到充分利用,造成功耗的浪费。使用不同类型的处理器并行工作,充分发挥各个CPU的处理优势,可有效降低多媒体设备的功耗。     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

H.264去块滤波的流水线结构硬件设计与优化

针对H. 264去块滤波器实现过程中间数据量大、处理速度不够快的问题,设计了一种优化的基于流水结构的去块滤波结构。该设计中,对去块滤波器的处理顺序和数据通路进行了优化设计,中间数据得到及时处理,减少了存储中间数据的FPGA硬件资源,流水结构也减少了去块滤波的时钟周期,提高了处理速度。硬件逻辑实现的实验结果表明,设计的去块滤波器能够很好地减少视频的块效应,加速处理,节约硬件资源,满足了高清视频的要求。     

H.264中CAVLC的分析与实现

本文主要分析了H.264中的熵编码的基本原理及其CAVLC的原理,并对CAVLC的实现进行了深入的分析。最后提到了CABAC的主要特点,并对CAVLC与CABAC两种编码技术进行了详细的比较。     

基于功能模块的H.264并行解码算法

针对H.264解码算法并行模块选择、划分以及模块间的数据交互问题,提出一种基于功能模块的H.264三核结构并行解码算法。该算法对解码器内部多个功能模块进行整合与二次划分,分析一种将解码器功能划分为3个均衡功能模块的基本构架,构建一种三核框架结构,在三核结构上实现解码器的3个均衡功能模块,并分析三核结构间的数据依赖关系。实验结果表明,该算法在功能模块并行程度、数据交互等方面均有所提升。     

基于H.264算法的嵌入式视频服务器

介绍了基于H．264算法的视频服务器系统的实现，在设计中采用TI公司的多媒体处理芯片DM642作为核心，以H．264优化算法实现视频编解码。重点阐述了嵌入式视频服务器的系统架构，DM642的性能和特点，H．264算法在DM642芯片上的实现和优化。     

H.264高清视频编码器的设计与实现

针对高清视频庞大的数据量以及H.264编码器复杂的编码结构引起的低编码速率的问题,对影响算法编码速率的原因进行了深入分析,并设计了高效的多核并行方案,进而充分利用TMS320C6678的多核性能,并结合TMS320C6678的运算存储特性,对H.264编码器进行了多方面的优化,最终使H.264编码器对720P高清视频序列编码速率从1.2 fps增加到27.2 fps,更加贴近于实际应用。     

基于x264实现H.264的时域可伸缩编码

介绍一种以开源编码器x264为基础,在其上实现H.264的时域可伸缩编码的设计方案和实现.实现时域可伸缩编码的NAL单元切片类型重定义,编码顺序重排,并增加了所需的语法结构,编码器能够实现QVGA格式的实时时域可伸缩编码.     

H.264 baseline解码器中运动补偿模块的硬件设计

完成了H.264 baseline解码器中运动补偿模块的Verilog建模,通过了功能验证和综合。该运动补偿模块可用于H.264 baseline解码器的FPGA实现和ASIC实现。     

H.264编码器的SSE-2优化实现

目前,ITU-T和ISO正在联合制定新一代的视频编码标准H.264(或称MPEG-4 Part10).H.264采用了多种复杂的编码技术,包括1/4像素精度的运动估计,8种块划分模式以及帧内预测等,在提升编码效率的同时,也使运算复杂度大大增加.本文中使用Tntel的SSE-2技术对H.264的运算密集部分包括运动估计、1/4插值、量化和正反整数变换等进行了优化.优化后,编码器在P4-1.7G,256M内存的主机上的编码速度可达25帧/s(QCIF图象).     

H.264探讨视频编解码技术

视频监控历史上．曾先后有多种视频压缩标准。而H．264作为目前较为先进的压缩标准．已受到不少厂家的追捧。本文就其的相关技术进行探讨，以飨读者。     

基于H.323协议的H.264视频传输

通过研究H.264标准在Openh323系统中的应用,实现了在IP网络中基于H.323协议的H.264视频传输,给出了H.264在Openh323系统中的传输方案,并与H.261和H.263编码标准的结果进行了比较分析,得到了令人满意的实验结果。     

基于H.264码率控制算法的改进

码率控制作为H.264中的重要的技术之一,在平稳码率和保证良好的接收端质量方面起着重要的作用。针对Joint Model (JM)采用的算法存在的对不同的初始量化参数码率不平稳和PSNR(峰值信噪比)差异过大等问题进行分析,在原有算法基础上作出一定的改进。实验结果表明,改进的算法能很好的保证码率和PSNR的平稳性。