CMOS低噪声放大器中的输入匹配研究与设计

分析了低噪声放大器设计中最常用的源极电感负反馈输入匹配结构,指出其存在的缺陷及如何改进,即利用一个小值LC网络代替大感值的栅极电感Lg,同时移除源极负反馈电感Ls.应用这种改进型输入匹配结构,基于0.18μm BSIM3模型设计了工作频带为5.1～5.8 GHz的宽带CMOS低噪声放大器.结果表明,虽然输入匹配由于移除源极负反馈电感Ls受到一定影响,但是有利于降低噪声系数并减小实际制作的芯片面积.     

2.4GHz可变增益CMOS低噪声放大器设计

设计了一款工作在2.4GHz的可变增益CMOS低噪声放大器,电路采用HJKJ0.18μm CMOS工艺实现。测试结果表明,最高增益为11.5dB,此时电路的噪声系数小于3dB,增益变化范围为0～11.5dB。在1.8V电压下,电路工作电流为3mA。     

2.45 GHz 0.18 μm全差分CMOS低噪声放大器设计

设计了一个基于TSMC 0.18 μm CMOS工艺的2.45 GHz全差分CMOS低噪声放大器.根据电路结构特点,采用图解法对LNA进行功耗约束下的噪声优化,以选取最优的晶体管栅宽;设计了仅消耗15 μA电流的偏置电路;采用在输入级增加电容的方法,在改善输入匹配网络特性的同时,解决了栅极电感的集成问题.仿真结果表明:LNA噪声系数为1.96 dB,功率增益S_(21)超过20 dB,输入反射系数S_(11)和输出反射系数S_(22)分别小于-30 dB和-20 dB,反向功率增益S_(12)小于-30 dB,1 dB压缩点和三阶互调输入点IIP3分别达到-17.1 dBm和-2.55 dBm,整个电路在1.8 V电源下功耗为22.4 mW.     

0.18 μm CMOS射频低噪声放大器设计

基于TSMC 0.18μm RFCMOS工艺,设计了一种工作于2.4 GHz频段的低噪声放大器。电路采用Cascode结构,为整个电路提供较高的增益,然后进行了阻抗匹配和噪声系数的性能分析,最后利用ADS2009对其进行了模拟优化。最后仿真结果显示。该放大器的正向功率增益为14 d B,噪声系数小于2 d B,1 d B压缩点为-13 d Bm,功耗为7.8 m W,具有良好的综合性能指标。     

具有宽带输入匹配性能和高线性度的31.7 GHz CMOS基毫米波低噪声放大器

本文基于CMOS工艺设计了一种工作于31.7GHz具有良好输入匹配性能和线性性能的低噪声放大器。宽带输入匹配性能的实现基于一种简单的LC网络的组合,使得S11的曲线在-10dB以下出现1个以上的凹谷。为了获得输入阻抗Zin与负载的关系,文中分析了匹配电路的原理,确定了影响Zin的关键因素。文中着重对Zin和负载配置的关系进行了深入探讨,这在以往并未引起太多关注。此外,本文使用级联矩阵建立了输入级噪声模型而非使用传统的噪声理论,这样一来,Zin和NF便可以用统一的公式进行计算。线性分析在本文也有所涉及。最后,本文设计了一个低噪声放大器加以验证。芯片测试结果表明本文设计的低噪声放大器具有9.7dB的功率增益,S11在频率高于29GHz的仪器量程范围内全部在-10dB以下。测得的输入1dB压缩点和3阶交调点分别为-7.8dB和5.8dB。低噪声放大器的制造采用90 nm射频CMOS工艺,包括焊盘在内整个芯片的尺寸为755 um x 670 um。电路在1.3 V电压下的耗散功率为24 mW。     

0.13微米CMOS双通道超宽带低噪声放大器设计

本文设计了一款超宽带低噪声放大器,并对设计流程进行分析仿真.该低噪放采用双通道结构,有效的输入阻抗匹配、平稳的增益和低噪声等性能可以同时实现.应用ADS工具TSMC 0.13μm CMOS工艺库的仿真结果表明,其最大功率增益为14.2dB,在8GHz频点的IIP3为-4dBm,输入、输出反射系数分别小于-10.2dB和-10.89dB,噪声指数单调下降到1.46dB,并且总功耗和带内最大增益摆幅较低.     

CDMA射频前端低噪声放大器电路设计研究

文章归纳了射频前端低噪声放大器电路设计中的若干问题，逐一探讨了解决问题的方法。基于有关处理，结合CDMA2000基站中射频低噪声放大器电路的设计要求，完成了实际电路的设计。通过仿真，进一步分析了相关问题处理方法的有效性。     

低Q值匹配网络超宽带低噪声放大器设计

提出了一种基于低Q值匹配网络的超宽带低噪声放大器(LNA)的设计方法。该方法将LC滤波电路加入偏置电路中,以降低系统噪声同时调节匹配网络Q值;通过选择合适的反馈回路,提高LNA的带宽并调节匹配网路Q值;利用匹配电路结构及优化的Q值,解决了放大器频带窄、噪声高、增益低的问题。测试结果表明,在频段1.5 GHz~2.5 GHz内,其纹波特性低于1 dB,增益达到25 dB。将实测结果与仿真结果相比较,验证了该设计方法的合理性,与传统LNA设计方法相比,采用低Q值匹配网络的设计方法结构简单、性能优越,具有广泛的应用价值。     

低功耗CMOS射频低噪声放大器的设计

介绍了一个针对无线通讯应用的2.1 GHz低噪声放大器(LNA)的设计.该电路采用Chartered 0.25 μm CMOS工艺,电源电压为2.5 V,设计中使用了多个电感,详述了设计过程并给出了优化仿真结果. 模拟结果显示,该电路能提供21.63 dB的正向增益(S21),功耗为12.5 mW,噪声系数为2.1 dB,1 dB压缩点为-19.054 1 dBm.芯片面积为0.8 mm×0.6 mm.测试结果达到了设计指标,一致性良好.     

0.6V CMOS低噪声放大器的设计与优化*

采用SMIC 0.18 μm CMOS工艺设计了一个低电压低功耗的低噪声放大器(Locked Nucleic Acid,LNA).分析了在低电压条件下LNA的线性度提高及噪声优化技术.使用Cadence SpectreRF仿真表明,在2.4 GHz的工作频率下,功率增益为19.65 dB,输入回波损耗S11为-12.18 dB,噪声系数NF为1.2 dB,1 dB压缩点为-17.99 dBm,在0.6V的供电电压下,电路的静态功耗为2.7 mW,表明所设计的LNA在低电压低功耗的条件下具有良好的综合性能.     

低功耗高增益CMOS LNA的设计

设计了一种完全可以单片集成的低功耗高增益CMOS低噪声放大器(LNA).所有电感都采用片上螺旋电感,并实现了片上50 Ω的输入阻抗匹配.文中设计的放大器采用TSMC0.18 μmCMOS工艺,用HSPICE模拟软件对其进行了仿真,并进行了流片测试.结果表明,所设计的低噪声放大器结构简单,极限尺寸为0.18 μm,当中心频率fo为2.4 GHz、电源电压VDD为1.8 V时其功率增益S21为16.5 dB,但功耗Pd只有2.9 mW,噪声系数NF为2.4 dB,反向隔离度S12为-58 dB.由此验证了所设计的CMOS RF放大器可以在满足低噪声、低功耗、高增益的前提下向100 nm级的研发方向发展.     

基于Cascode级间匹配的多频段LNA设计

提出了一种Cascode级间匹配电路,能够优化Cascode放大器的噪声系数、增益及高频稳定性。应用该电路,设计了一款多频段射频低噪声放大器(LNA)。采用0.25μm GaAs工艺进行实现,输入、输出阻抗匹配网络采用片外元件。测试结果表明,通过重配置片外元件的参数,该LNA可工作于0.7~1.1 GHz、1.6~2.1 GHz、2.3~2.8 GHz这三个频段,增益分别为25±2 dB、19.5±0.5 dB和18±1 dB,噪声系数分别低于0.6 dB、0.7 dB和0.9 dB,OIP3均大于30 dBm。该LNA对于GSM/WCDMA/LTE通信基站以及L/S频段接收机等设备具有一定的应用价值。     

L波段0.9 mW CMOS LNA的分析与设计

给出了一种采用Γ型输入匹配网络的源简并共源低噪声放大器电路结构,分析了在低功耗情况下,高频寄生效应对低噪声放大器(LNA)输入阻抗及噪声特性的影响,并采用此结构设计了一款工作于L渡段的低功耗低噪声放大器.采用CMOS 0.18μm工艺,设计了完整的ESD保护电路,并进行了QFN封装.测试结果表明.在1.57 GHz工作频率下,该低噪声放大器的输入回波损耗小于-30 dB,输出回波损耗小于-14 dB,增益为15.5 dB,噪声系数(NF)为2.4 dB,输入三阶交调点(IIP3)约为-8 dBm.当工作电压为1.5 V时,功耗仅为0.9 mW.     

一种用于超宽带接收机的CMOS可变增益低噪声放大器

本文介绍一种符合中国超宽带应用标准的工作频率范围为4.2-4.8 GHz的CMOS可变增益低噪声放大器(LNA)。文章主要描述了LNA宽带输入匹配的设计方法和低噪声性能的实现方式,提出一种3位可编程增益控制电路实现可变增益控制。该设计采用0.13-μm RF CMOS工艺流片,带有ESD引脚的芯片总面积为0.9平方毫米。使用1.2 V直流供电,芯片共消耗18 mA电流。测试结果表明,LNA最小噪声系数为2.3 dB,S(1,1)小于-9 dB,S(2,2)小于-10 dB。最大和最小功率增益分别为28.5 dB和16 dB,共设有4档可变增益,每档幅度为4 dB。同时,输入1 dB压缩点是-10 dBm,输入三阶交调为-2 dBm。     

ADS下CMOS低噪声放大器的设计优化

运用仿真工具ADS,通过对CMOS共源共栅低噪声放大器的共源级栅宽,源级电感以及栅极电感值的扫描仿真,以Smith阻抗圆图的形式给出了一个直观的LNA设计优化流程,近似实现了最佳噪声源阻抗和输入阻抗的同时匹配.按照该方法设计的基于0.18 μm CMOS工艺,工作在1.58 GHz的低噪声放大器,其噪声系数为1.3 dB,S11为-28.4 dB,功耗为3.42 mW,从而很好地证实了该方法的可行性.     

A CMOS variable gain LNA for UWB receivers

A CMOS variable gain low noise amplifier(LNA) is presented for 4.2-4.8 GHz ultra-wideband application in accordance with Chinese standard.The design method for the wideband input matching is presented and the low noise performance of the LNA is illustrated.A three-bit digital programmable gain control circuit is exploited to achieve variable gain.The design was implemented in 0.13-μm RF CMOS process,and the die occupies an area of 0.9 mm~2 with ESD pads.Totally the circuit draws 18 mA DC current from 1.2 V DC supply,the LNA exhibits minimum noise figure of 2.3 dB,S(1,1) less than -9 dB and S(2,2) less than -10 dB.The maximum and the minimum power gains are 28.5 dB and 16 dB respectively.The tuning step of the gain is about 4 dB with four steps in all.Also the input 1 dB compression point is -10 dBm and input third order intercept point(IIP3) is -2 dBm.     

一种紧凑的射频CMOS放大器LC输出匹配电路

提出了一种紧凑的射频互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)放大器LC输出匹配电路,利用放大器漏极偏置电感、输出端隔直电容与放大器输出端并联电感电容形成高阶LC谐振网络,可在占用较小芯片面积的条件下实现较传统L型匹配电路更宽频率范围的输出阻抗匹配。推导了该LC输出匹配电路元件值的计算式,并根据提出的设计方法,采用65 nm CMOS工艺设计了一款K频段放大器,其输出匹配电路尺寸仅98 μm ×150 μm。仿真结果表明,在16.5~22.1 GHz频率范围内放大器的玈22<-10 dB,阻抗匹配带宽相比L型匹配电路增加166%。放大器实测S参数和仿真结果相符,验证了该LC匹配电路可实现紧凑的宽带阻抗匹配。