一种可重配置的存储器测试控制器设计

存储器在SOC中所占的电路面积越来越大,因此存储器的正确与否影响着SOC芯片的成品率。存储器中的故障种类繁多,单一的测试方法不能保证所有故障的100%覆盖率。本文通过对广泛应用的March算法进行了分析,提出了一种可重配置的存储器测试方法。在该方法中通过设置一组控制寄存器就可以灵活的实现各种March算法。另外,采用资源复用的方法,在嵌入式微处理器核中增加了一个有限状态机,几个控制寄存器和几条专门用于存储器测试的指令,可以方便的实现各种March算法,并且硬件开销非常小。     

低功耗动态可配置Cache设计

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处理器的50%。因此,降低Cache的功耗可以有效地降低处理器的整体功耗。以"龙腾R2"微处理器为研究对象,以低功耗为出发点,介绍了一种动态可配置Cache的设计方法。实验表明,该低功耗可配置Cache有效的地降低了微处理器的整体功耗,且提高了性能。     

粗粒度可重构SoC层次化配置存储器设计

配置信息的生成效率与质量直接影响着粗粒度可重构SoC结构的运行效果.传统的方法将配置信息作为一个整体存储器,每个处理单元在需要配置信息时都要从该存储器读取配置信息,运行效率低下且功耗较大.为降低配置信息生成方法的功耗,设计了一种低功耗层次式的配置信息存储器结构,将配置信息分为相互独立的操作配置信息和互连配置信息存储器两部分,实现了不同层次上的重构,最后根据上下文优化配置信息生成.实验结果表明:在运行性能不变的情况下,提出的配置信息生成方法功耗可以减少23.7%~32.6%.同时,由于操作和互连配置信息相分离,使得每次需要配置的存储器容量较小,在配置速度和性能上也有很大的优势.     

一种多核动态可重配置处理器设计

动态可重配置技术因其所具有的高性能，低功耗和高度灵活性等特点，已经成为研究的热点。本文从动态可重配置处理器技术的基本概念，产生背景，实现方案分类等方面进行了介绍。提出了一种多核动态可重配置处理器设计方案。并简述了该技术目前存在的问题，展望了未来的研究方向。     

一种可配置网间结算系统的设计与实现

随着通讯业的飞速发展，各个运营商之间的话务量不断增加。这样，对网间结算系统的要求越来越高。本文介绍了一种通信运营商之间结算系统的模型，此模型可以使复杂的结算协议变得简明、直观、可配置。     

一种可配置主机并行接口的协议描述

可配置主机并行接口(Host-Port Interface,简称HPI)是DSP与外部系统进行通信的一个重要并行接口部件.通过HPI,可以完成外部主设备系统与DSP内部存储空间的数据交换、DSP芯片的自举以及调试.本文详细介绍了DSP64X主机并行接口(HPI)的主要协议,包括外部接口、四个寄存器的配置、配置为16位和32位的总线访问等.     

一种低功耗的动态可重构Cache设计

在嵌入式微处理器设计中,cache提高了性能的同时也成了主要的功耗来源.提出一种非统一的动态可重构的低功耗cache结构,和一种动态重构算法DAS(Dynamic Associativity Selection),通过动态重构cache来降低功耗.基于MiBench的仿真结果表明,可重构的cache结构比普通的cache结构的性能更优且能耗更低,指令和数据cache命中率分别平均提高了2.1%和1.4%,内存系统平均能耗降低了8.1%.     

一种可重配置系统的模型

University of California，Irvine设计的MorphoSys M1作为粗粒度可重配置系统中一个比较有代表性的系统，对于很多多媒体应用都获得了很好的加速比，但是它在设计上的一些不足造成运算功能单元没有被充分利用,从而对其整体性能的进一步提升有较大影响．针对MorphoSys M1的不足，结合可重配置系统的研究现状和一些多媒体应用的特点，提出了一种新的可重配置系统的模型．实验数据显示，对于许多多媒体应用和加解密算法，改进后的模型相对于MorphoSys M1至少可以获得16％的加速比．     

一种支持异构协议解析的可配置解析器设计*

针对当前网络转发设备难以快速应对不断出现的新型网络协议的现状,设计了一种支持异构协议的可重配置解析器。首先,通过配置用户定制模块,实时更新用于解析逻辑的解析树,快速实现新型协议的添加、删除。此外,在满足传统互联网解析需求同时,引入数据链路层的可配置性,将异构协议解析进行统一。最后,通过相应的解析树映射算法将用户定制的协议映射到硬件结构中,并通过匹配域的压缩,减少了所用的硬件资源。实验结果表明,与已有的方案相比,节省了20%的slice资源和17%的BRAM资源,并实现176Gbps的解析速度。     

一种嵌入式处理器的动态可重构Cache设计

一般的处理器芯片都有片上高速缓存Cache,它一般是由固定大小的一级Cache(L1)和二级Cache(L2)构成,文章介绍了一种在嵌入式处理器设计中实现的动态可重构Cache。动态可重构Cache的思想最早是罗彻斯特大学(UniversityofRochester)的学者在他们的一篇关于存储层次的论文1中提出的,当时主要是针对高性能的超标量通用处理器。在此嵌入式处理器设计过程中,笔者创造性地继承了这一思想。通过增加少量硬件以及编译器的配合,在嵌入式处理器中L1Cache和L2Cache总体大小不变的情况下,L1Cache和L2Cache的大小可以根据具体的应用程序动态配置。通过对高速缓存的动态配置,不仅可以有效地提高Cache的命中率,还能够有效降低处理器的功耗。     

CMFSim:高可配可扩展的缓存微架构功能模拟器

作为提高CPU读取和存储数据的效率,弥补与主存之间存取速度差距的有效策略,CPU的缓存（Cache）充分利用其对数据使用的局部性原理,对最近或最常使用的数据进行暂存,对CPU的性能起着决定性作用.缓存的微架构正是决定缓存性能的关键性因素.然而,现代先进的CPU缓存都具备极为复杂的结构,存在多种策略、多种硬件算法和多个层级等不同维度的设计,从硬件上直接设计和论证不仅耗时而且成本很高,Cache微架构模拟器正是用软件方法对硬件微架构进行模拟和仿真.设计一款结构优良的缓存,对不同微架构进行评估,是一件具有深远意义的工作.本文从硬件结构出发,设计实现了一款多级、高可配、高可扩展的缓存微架构功能模拟器CMFSim（Cache microarchitecture functional simulator）,实现了常见的缓存策略和硬件算法,可以进行给定配置下的缓存功能的模拟,从而分析配置参数与缓存性能间的关系.     

基于SRAM和STT-RAM的混合指令Cache设计

随着工艺尺寸减小,传统基于SRAM的片上Cache的漏电流功耗成指数增长,阻碍了片上Cache容量的增加。基于牺牲者Cache的原理,利用SRAM写速度快,STT-RAM的非易失性、高密度、极低漏电流功耗等特性设计了一种基于SRAM和STT-RAM的混合型指令Cache。通过实验证明,该混合型指令Cache与传统基于SRAM的指令Cache相比,在不增加指令Cache面积的情况下,增加了指令Cache容量,并显著提高了指令Cache的命中率。     

高速缓冲存储器性能解析

本文分析了高速缓存的结构和工作原理,阐述了高速缓存的工作过程以及对处理器性能的影响。     

嵌入式双端口SRAM可编程内建自测试结构的设计

分析了嵌入式双端口SRAM的故障模型,并在此基础上提出了一种新型的针对嵌入式双端口SRAM的BIST结构;它能够有效地测试双端口SRAM,通过使用新型的指令格式能够减少指令数据量和测试时间。     

访问局部性原理在Cache存储系统中的作用

讨论了访问局部性原理在Cache存储系统中的体系结构设计和Cache与主存容量比的选择方面的应用.     

低功耗CMOS静态随机存储器设计技术

针对目前低功耗CMOS静态存储器的需求,简要介绍了存储器的结构和操作过程,分析了存储器功耗的主要来源,给出了相应的低功耗电路的设计方法,并对各种低功耗电路设计技术进行了总结。     

Cache的数据一致性演示系统设计与实现

设计了一个Cache数据一致性演示系统,能演示Cache在采用不同的映象规则与不同写策略时的动态读写过程.     

分布式RAID中Cache模块的设计

针对分布式RAID的特殊架构，设计了基于总线侦听方法的Cache模块。该模块采用主存分块映射策略来解决总线侦听方法，由于共享网络总线对带宽要求太高，使用较少带宽、较少的数据操作，提高了分布式RAID的系统性能。对Cache模块设计进行了性能分析，对多处理机系统Cache一致性问题的解决方案进行了分析比较。