模糊控制器中高速除法器的FPGA设计

为选择适用于FPGA硬件实现的模糊控制器中除法器的设计方案,分别采用LPM方法、不恢复余数移位减法和查找表法进行了设计和比较,给出了满足实时性和速度与资源平衡的设计方案。本设计基于Altera公司FPGA Cyclone II系列EP2C5Q208C7芯片,利用VHDL和Quartus II软件完成编译、仿真和下载和调试。该设计方法具有通用性,可生成IP核并适于高速运算场合。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

基于FPGA的32位循环型除法器设计

借助于硬件描述语言Verilog HDL语言和FPGA,提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构,优化了时序,提高了除法运算速度,克服了传统除法器“吃时钟”的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成,无需模块划分,节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真,达到了预期的结果。     

基于新型FPGA的FFT设计与实现

在基于FPGA的FFT设计中,为了提高速度,本文提出了用移位寄存器存储旋转因子的方法,并且在Altera公司的Stratix系列的FPGA上做了验证。实验结果表明,该方法和普遍采用ROM做旋转因子存储器的方法相比,大幅提高了FFF的处理速度,能够更好地满足了FFT实时处理的要求。     

FPGA除法器IP的兼容性替代设计研究

除法是4种基本算术运算中最复杂的一种,基于IP的可复用方法具有灵活、快速等优点,广泛应用在FPGA设计中。在FPGA中实现除法运算主流方法是采用厂家提供的IP,而在特定的应用中,IP有可能存在硬件木马等安全隐患。通过研究某除法器IP的算法架构、功能等,设计了一个兼容IP的除法模块。仿真结果验证了除法模块在功能、性能、资源占用等方面与除法器IP相当,该方法适合于对软件国产和替代有特殊需求的设计,亦可应用到其他IP的替代设计中。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

基于FPGA的可编程m序列发生器的实现

本文研究了由线性反馈移位寄存（Linear Feedback Shift Registers，LFSR）生成m序列的原理，并对LFSR电路结构作了改进，利用基于现代DSP技术的DSP Builder软件，设计了一种周期、相位可调的m序列发生器。经调试与仿真，结果表明该方法硬件结构简单、开发周期短，为系统设计或测试带来很大的便利。     

基于FPGA的QSBC-LDPC码编码器的设计与实现

设计高性能、低复杂度的低密度奇偶校验(Low-density parity-check,LDPC)码的解码器是当前研究热点和难点之一.本文以一组特定的QSBC-LDPC(Quasi-Systematic Block-Circulant LDPC)Codes码为倒,详细介绍了如何利用Altera公司的Stratix Ⅱ系列的FPGA器件实现QSBC-LDPC码编码器的完整过程.考虑到各种实际系统的不同应用需求,作者在设计中分别提出了具有高编码速率特点的"Full-Speed"结构和低资源消耗特点的"Least-Resource"结构,这两种结构均能实现Gbit/s的编码输出速率,具有较大的实际应用价值.     

基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84902.2618 μm²,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。     

不恢复余数法的改进--预比较法除法器的FPGA实现

针对经典的不恢复余数法这一除法器算法讨论了其原理以及FPGA的实现方式并提出了一种改进方法———预比较法,用此算法实现的逻辑电路可在XiIinx的Spartan 6系列FPGA中运行到264MHz,仅占用75个sIice,两项数据均优于不恢复余数法,并且比不恢复余数法减少了一个时钟周期延时,更有利于流水线的实现。所以,预比较法在FPGA实现中要优于不恢复余数法。     

基于FPGA的快速除法算法设计与实现

介绍了一种新的除法算法,该算法是利用Taylor展开公式的近似,采用两次乘法操作和一张较小的查找表.整个算法采用verilog语言描叙,设计灵活、实现简单.仿真结果表明该算法具备较高的精度与较快的运算速度.     

基于FPGA的数字复接器的设计

本文提出了基于FPGA技术实现数字复接系统的设计方案。并介绍了有代表性的较简单的四路同步复接器系统总体设计。硬件电路调试证明，该方案是行之有效的。     

一种全数字BPSK解调器的设计与FPGA实现

介绍一种全数字BPSK解调器的设计及FPGA实现.该解调器采用前向开环的结构实现载波同步,与传统的闭环反馈结构相比,该解调器具有同步速度快,载波频差估计范围大等优点,尤其适合用于突发数字通信系统.测试结果表明,该解调器频差估计范围很大,可以达到符号速率的20%,抗噪声性能非常好,解调性能与理论值相比,损失小于0.5dB.     

一种改进型surendra背景更新算法的FPGA实现

针对现有的动态背景提取运动目标物体算法复杂且难以在硬件上实现的问题,研究了改进型surendra背景更新算法原理的特点,提出了改进型surendra背景更新算法的硬件结构,并对硬件结构进行综合、仿真后,在FPGA芯片上实现.     

用FPGA实现PCI-E接口和DMA控制器设计

PCI-Express接口是第三代总线通信接口标准,它采用点对点串行连接方式,具有高速率和高带宽等特点,这是传统PCI并行结构所不能比拟的.为了实现FPGA与CPU之间高速相互通信,介绍了一种用单片FPGA实现PCI-Express接口和高速DMA控制器的设计方法,并在Xilinx Virtex-6 FPGA系列平台上实现.运用Xilinx提供的PCI-Express端点硬核,提出并设计了基于PCI-Express总线的DMA数据传输方案.通过仿真及硬件测试表明,该设计方案成本低、高效,可满足如10Gb以太网数据帧抓取等高速数据采集及分析系统的需要.     

基于FPGA的视觉处理系统设计与实现

从计算机视觉系统的基本体系结构出发,指出了计算机视觉系统要实现的主要功能,从理论上探讨了计算机视觉系统在硬件实现层次上存在的问题.进一步以立体视觉的应用要求为例提出了以现场可编程门阵列(FPGA)为核心芯片的视觉处理系统.因为FPGA具有极强的可重构性,可承担部分原来由上位机软件完成的运算,增强了视觉处理的实时性.其应用于计算机三维立体视觉系统中,作为前端的图像采集器和视觉协处理器取得了良好的效果.     

基于FPGA的8051IP核的设计与实现

裁减并完善了与MCS-51系列微处理器指令集完全兼容的8051IP核,减少了设计面积,提高了处理速度.按照自顶而下的设计原则,分别设计了算术逻辑单元、中心控制器、定时/计数器、串行口、RAM和ROM单元.设计采用VHDL语言进行描述并且用ModelsimSE6.0进行功能和时序验证.将8051IP核下载到Xilinx公司的FPGA(XC3SSOOE-4FG320C)上进行物理验证,测试了一个LED流水灯程序,结果表明软核达到预期的效果.本设计作为可移植的IP核,可以组成片上系统,用于嵌入式系统领域.     

数字差分BPSK扩频接收机的设计与FPGA实现

本文提出了一种全数字差分BPSK扩频接收机的实现方案,通过Simulink仿真验证了该方案具有较低的误码率。然后利用Verilog硬件描述语言编程,通过了综合和仿真验证,最后在Xilinx公司FPGA上实现了整个系统。该系统经过优化设计,具有易于硬件实现,占用芯片资源少等优点,对实际工程有一定的指导意义。     

快速高精度除法算法的FPGA实现

为在现场可编程门阵列(FPGA)中实现快速高精度除法,在传统的倒数除法的基础上,提出一种改进算法.对倒数求解采用泰勒级数展开结合优化搜索逼近,求出各个分区间内的拟合一次两项式,再通过一次牛顿迭代提高精度.时序仿真结果表明,以该算法构建的除法器易于在FPGA上实现,时延仅为6个时钟周期,能达到2(-34)的有效精度和86...     

基于改进型CORDIC算法和FPGA的DDS实现

在FPGA平台上实现了一种基于改进型CORDIC算法的新型DDS。采用三级旋转结构来提高旋转方向的并行计算速度,改进旋转结构中每一级数据处理位数并采用并行流水线方式以降低算法运行所需时间,使用进位保存算法完成基本迭代单元计算,并在实现上采用4-2压缩器,减少基本电路时延。通过ModelSim仿真和Matlab性能分析,所设计的DDS具有分辨率高、速度快和频谱杂散小等优点。