流水线阵列乘法器的功耗分析和优化

针对流水线结构阵列乘法器，分别采用寄存器翻转统计和门级翻转率统计的方法进行了功耗分析，创新地提出了一种通过增加判断逻辑进行数据预分流以实现功耗优化的方法。实验结果证明，这种优化方法能够带来明显的功耗节省。类似方法也可普遍用于逻辑行为对称但实现结构不对称的数据通路单元的低功耗设计实现中。     

三种高速乘法器的实现原理及性能比较

本文介绍了三种高速乘法器架构：阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器，并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器，应根据实际应用。从面积、速度、功耗等角度权衡考虑。     

一种位级流水线乘法器的设计

本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。     

一种可重构的高速流水线乘法器

本文针对在语音、视频等信号处理中出现的变速率信号处理,提出了一种新型的高速高效可重构流水线乘法器电路,并在0.25μm工艺条件下对电路进行了仿真.该电路通过控制流水级数处理变速信号,可有效地节约电路资源约34%,同时可保证频率达1.8GHz的高运算速度.     

一种高速低功耗可重构流水线乘法器

文章针对在语音、视频等多媒体信号处理中出现的可变速率信号，设计了一种新型的高速低功耗可重构流水线乘法器电路，该电路可通过改变流水级数使运算频率与待处理的信号频率相匹配，明显地降低了功耗、提高了效率。并在0．25μm CMOS工艺条件下对该电路性能进行了仿真、分析、比较。在保证最大频率为1．04GHz的高运算速度情况下，最多可节约电路功耗36％。     

一种采用改进Domiono加法器的高速流水线乘法器

乘法器是数字信号处理系统中的关键。流水线乘法顺可以较小的代价获得较高的平均速度。本文给出了流水线乘法器的结构；提出了两种改进型Domino加法器电路；对改进型电路作了分析和模拟。模拟结果表明，采用新的改进剂Domino电路后，流水线乘法器的速度可以显著提高。     

一种结构新颖的流水线Booth乘法器设计

在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18 μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积＜0.134 mm,功耗＜32.69 mW。     

基于FPGA的24×24位低功耗乘法器的设计

通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部分积的数量来实现的。因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可以降低乘法器中加法器的数量,从而实现功耗的减低。在部分积的累加过程中,又对用到的传统全加器和半加器进行了必要的改进,避免了CMOS输入信号不必要的翻转,从而降低了乘法器的动态功耗。通过在Altera公司的FPGA芯片EP2C70F896C中进行功耗测试,给出了测试结果,并与现有的两种编码算法进行了比较,功耗分别降低3.5%和8.4%。     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

基于P-PFAL的绝热乘法器漏功耗减小技术

随着超大规模集成电路的不断发展和提高,功耗问题成了集成电路设计中不可忽略的因素。本课题通过对树形乘法器和正反馈绝热逻辑(PFAL)电路工作原理的研究,提出一种四相功控基于PMOS管的PFAL绝热逻辑乘法器设计方案。在45nm工艺下通过HSPICE模拟仿真,仿真结果显示逻辑功能正确,并且这种乘法器与传统静态CMOS乘法器相比,该设计节省电路的功耗92.9%。     

新型GaInNAs系低功耗HBT研究进展

介绍了新型GaInNAs系低功耗异质结双极晶体管(HBT)的设计思想和最新研究进展,并展望了其在低功耗高速集成电路和长波长光电集成电路方面的应用前景.     

GA—BASED MAXIMUM POWER DISSIPATION ESTIMATION OF VLSI SEQUENTIAL CIRCUITS OF ARBITRARY DELAY MODELS

In this paper,the glitching activity and process variations in the maximum power dissipation estimation of CMOS circulits are introduced.Given a circuit and the gate library,a new Genetic Algorithm (GA)-based technique is developed to determine the maximum power dissipation from a statistical point of view.The simulation on ISCAS-89 benchmarks shows that the ratio of the maximum power dissipation with glitching activity over the maximum power under zero-delay model ranges from 1.18 to 4.02.Compared with the traditional Monte Carlo-based technique,the new approach presented in this paper is more effective.     

高速低功耗深度报文检测方法

针对基于三态内容寻址存储器(TCAM,ternary content addressable memory)的深度报文检测(DPI,deep packet inspection)存在的高功耗问题,提出一种分级DPI方法BF-TCAM。第一级采用低功耗的并行布鲁姆过滤器(bloom fliter)排除无需检测的正常报文;第二级采用TCAM对真正需要检测的攻击报文和第一级的假阳性误判报文做进一步的检测。由于网络流量中大部分报文是正常报文,攻击报文在其中只占很少的部分,布鲁姆过滤器的假阴性(false negative)概率为0,可以保证不会产生漏检,假阳性概率很低,可以保证高速DPI检测的同时大大地降低功耗。     

传输机房高功耗设备散热问题的研究

本文介绍了当前传输设备高功耗与传输机房低功耗密度的现状,并分析了高耗传输设备给传输机房散热带来的问题。通过对影响高功耗设备散热因素的研究,提出降低设备自身功耗、优化网络结构、合理布局设备、优化机房制冷系统、匹配设备与机房风道等有效降低高功耗传输设备影响的思路及建议。     

小型化低功耗机载显示器图形系统设计与实现

为了满足机载显示器图形生成系统的小尺寸、低功耗需求,提出了一种基于龙芯2K1000的全国产图形生成与处理方案。该方案以2K1000为核心构建硬件平台,使用2K1000内部集成的中央处理器、图形处理器、显示控制器,以及外部的内存实现图形的计算生成和双缓存显示,配合国产可编程逻辑器件实现图形与外视频的叠加显示及机载通信总线扩展。软件上采用航空专用的国产天脉操作系统,基于天脉操作系统设计了关键的图形显示驱动、帧存驱动、显示控制器驱动。实验结果表明,在输出1 024 pixel×768 pixel分辨率显示时,典型机载图形画面帧率达到35 frame/s,整体功耗约10 W。该方案扩展性强、功耗低,满足实时显示需求,在机载显示器领域有着广泛的应用空间。     

低功耗光纤陀螺用光源驱动电路的设计与实现

在分析光纤陀螺(FOG)对光源驱动电路基本要求的基础上，设计了高精度的光源控制与功率驱动电路，在降低功耗的同时大大减小了光源驱动电路的散热和体积，实现了光源驱动电路的高精度、低功耗和小型化，最后给出了实际测试数据。     

基于GPRS的低功耗输电线路覆冰翻转监测装置的设计与实现

输电线路覆冰后可能发生导线的翻转现象,从而造成线路的损伤。本文研究了基于GPRs通信技术的新型、低功耗的输电线路覆冰翻转监测装置。首先给出了监测装置的整体设计方案,然后给出了考虑低功耗要求的监控装置的硬件电路实现,并对其中的倾角传感器选型、GPRs通信模块的设计等关键环节进行了详细的介绍,最后讨论了软件的开发环境及程序的流程图。测试结果表明,该装置可以长时间、稳定的运行,准确地测量导线的翻转角度,满足设计精度要求。     

传输机房高功耗设备散热问题的研究

本文介绍了当前传输设备高功耗与传输机房低功耗密度的现状,并分析了高耗传输设备给传输机房散热带来的问题。通过对影响高功耗设备散热因素的研究,提出降低设备自身功耗、优化网络结构、合理布局设备、优化机房制冷系统、匹配设备与机房风道等有效降低高功耗传输设备影响的思路及建议。     

基于高导热率石墨膜的GaN半桥功率器封装散热研究北大核心CSCD

本文针对激光雷达转镜扫描电机对调速精度、频率和运动幅度的需求,提出了一种基于高热导率石墨膜的GaN半桥功率器封装方案。仿真结果表明,与环氧玻璃布层压板(FR-4)基板、FR-4基板+铜散热片、陶瓷基板三种散热结构相比,采用FR-4基板+导热石墨膜散热结构的GaN半桥功率器,制备成本较低、工艺复杂度可控、成品质量轻、散热性能好,最高可降温32.6℃,散热性能可提升29.6%。导热底部填充胶起到热耦合作用,在石墨膜封装结构中不可或缺。换热系数可影响散热性能,在其他散热影响因素无法再优化情况下,可通过增加换热系数提高散热效果。本文研究结果对高频、高功率密度、小尺寸功率器件封装热设计具有一定的参考和指导意义。     

VLSI scaling methods and low power CMOS buffer circuit

Device scaling is an important part of the very large scale integration(VLSI) design to boost up the success path of VLSI industry, which results in denser and faster integration of the devices. As technology node moves towards the very deep submicron region, leakage current and circuit reliability become the key issues. Both are increasing with the new technology generation and affecting the performance of the overall logic circuit. The VLSI designers must keep the balance in power dissipation and the circuit’s performance with scaling of the devices. In this paper, different scaling methods are studied first. These scaling methods are used to identify the effects of those scaling methods on the power dissipation and propagation delay of the CMOS buffer circuit. For mitigating the power dissipation in scaled devices, we have proposed a reliable leakage reduction low power transmission gate(LPTG) approach and tested it on complementary metal oxide semiconductor(CMOS) buffer circuit. All simulation results are taken on HSPICE tool with Berkeley predictive technology model(BPTM) BSIM4 bulk CMOS files. The LPTG CMOS buffer reduces 95.16% power dissipation with 84.20% improvement in figure of merit at 32 nm technology node. Various process, voltage and temperature variations are analyzed for proving the robustness of the proposed approach. Leakage current uncertainty decreases from 0.91 to 0.43 in the CMOS buffer circuit that causes large circuit reliability.