二维DCT快速算法及FPGA实现

本文提出了一种二维OCT快速算法的FPGA实现结构,采用行列快速算法将二维DCT分解成两个一维DCT实现,其中一维DCT借鉴Loeffler DCT算法,采用并行的流水线结构,提高电路的数据吞吐率和运算速度,通过系数矩阵的简化和蝶形运算结构的等价减少乘法器的消耗,一维DCT核消耗16个乘法器.转置RAM采用8片双口RAM,一个时钟可以完成 8个数据读写.实验结果验证了二维DCT核设计的正确性,该电路结构消耗资源少,布线简单,功耗小,适合图像的实时处理.     

二维DCT的一种新算法

本文提出一种利用２ＤＤＨＴ计算２ＤＤＣＴ的新算法。由于采用ＦＮＴ来实现２ＤＤＨＴ，从而大大提高了算法的效率。     

二维DCT的FPGA实现

本文给出了二维离散余弦变换多项式变换算法的数字表示,并给出了在FPGA中实现二维离散余弦变换处理器的系统框图和实现流程,同时比较了这种算法与分布算法的性能,指出了这种算法在音视频和图像处理领域的广泛应用。     

二维DCT＼IDCT的FPGA实现及验证方法

通过对图像编码的核心技术之一离散余弦变换算法的研究，实现了基于PCI总线的二维离散余弦(逆)变换芯核的设计。该设计采用查找表法和流水线技术来减少硬件开销和提高速度；通过改变1-DDCT／IDCT的算法结构来减少查找表占用内部存储器的空间。把设计的离散余弦(逆)变换芯核作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真和综合，最后下载到FPGA中，在本单位研制的基于PCI总线的IP测试平台进行硬件验证。实验结果表明，该IP核在平台中工作的最高频率可以达到77MHz。     

基于FPGA的二维DCT变换的实现

二维离散余弦变换(DCT)在图像处理和视频编码中起重要的作用。以MPEG 2全I帧编码为背景,在现场可编程门阵列(FPGA)上实现8×8像素的二维DCT变换。算法首先把8×8像素的二维DCT变换化简成8次一维DCT变换加上适当的蝶形运算和顺序重排操作。试验表明,方案可以只用一个一维DCT模块实现输入采样率为74.25MHz的二维DCT变换。     

基于脉动阵列的二维DCT算法及其VLSI设计

本文介绍了一种基于脉动阵列算法的二维离散余弦变换 (2 -DDCT)电路设计。该电路结构不需要复杂的转移存储器 ,而是采用平行输入平行输出的结构 ,完成一次N×N个DCT变换只需要N个周期 ,因此吞吐率是传统DCT的N倍。这种电路结构具有模块化、布线简单、芯片占用面积小等优点 ,十分适合VLSI的实现     

基于FPGA的H.264 DCT算法的硬件实现

二维离散余弦（DCT）在H.264视频编码中承担者信号从时域到频域变换的作用。在现场可编程逻辑门阵列（FPGA）上设计了高效的采用流水线结构的H.264DCT硬件电路。首先,把二维4×4DCT变换转换成二次一维DCT变换;其次,DCT变换之间加一个两端口的RAM,以实现数列的转置;最后,在顶层设计一个有限状态机控制整个流程。该设计采用较少的资源实现了较好的功能,获得了可靠的实验结果。     

二维DCT快速算法及硬件实现

提出了一种二维DCT快速算法的FPGA实现结构,采用快速算法将二维DCT分解成一维DCT的两次运算,其中一维DCT采用并行的流水线结构,提高电路的数据吞吐率和运算速度,通过系数矩阵的简化和蝶形运算结构的等价减少乘法器的消耗。提出了一种高效的矩阵转置实现方法,一个时钟可以完成8个数据读写。实验结果验证了二维DCT核设计功能和时序的正确性,最高可工作在110MHz,可用于基于DCT压缩的实时图像处理。     

基于DA算法的1-D DCT IP核结构设计

提出了一种基于DA(Distributed Arithmetic)算法的1-D DCT IP核结构.该结构采用无乘法器的结构设计:为提高速度,设计了两位串行分布算法结构,并对数据采用流水线方式进行处理;为减小面积,采用了OBC编码方式进行查表,将ROM的大小表由2N减小到2N-1.最后给出了FPGA实现和仿真结果,验证了该设计的正确性,满足了数据处理的实时性要求.     

一种基于FPGA的二维DCT和IDCT的新算法

提出了一种新的二维DCT和IDCT的FPGA实现结构,采用行列快速算法将二维算法分解为两个一维算法实现,其中每个一维算法采用并行的流水线结构,每一个时钟处理8个数据,大大提高电路的数据吞吐率和运算速度。通过Modelsim仿真工具对该设计进行仿真,证明该算法的功能的正确性,进行一次8*8的分块二维DCT变换仅仅需要16个时钟,满足图像以及视频实时性的要求。     

一种快速的二维中值滤波算法及其硬件实现

为了实现实时图像预处理，介绍了中值滤波器的原理，详细研究了一种快速的二维中值滤波算法，给出了Verilog程序流程，并在现场可编程门阵列（FPGA）上用硬件编程语言实现了此中值滤波器。通过对不同算法的仿真结果进行了详细分析和比较，表明此算法大幅度降低了FPGA的资源占用率，能有效控制系统成本，适合用于硬件实现。     

分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高,FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题,提出了一种采用基于位级联的多查找表分布式算法,并以一个32阶8位低通FIR滤波器为例,验证了所提出的方法。仿真结果表明,采用这种方法大大减少了FPGA硬件资源的耗费。     

FPGA中分布式算法的研究与实现

讨论了无符号DA(分布式算法)系统的基本原理和实现方法,在此基础上提出一种改进方法,使其能够减少对硬件资源的使用,通过流水线的设计,使计算速度明显提高,且能够应用于有符号系统,并将此种方法应用在FIR数字滤波器设计中。通过在QuartusII的软件环境下仿真和调试,证明此种方法正确可行。     

基于FPGA和2位串行分布式算法的实时高速二维DCT/IDCT处理器研制

本文在W.Li(1991)循环斜卷积算法和分布式算法的基础上,通过软件模拟和具体硬件设计,利用FPGA完成了可用于高清晰度电视核心解码器及其它信号与信息处理系统的88二维DCT/IDCT处理器的全部电路设计工作。它采用一根信号线控制计算DCT/IDCT,其输入、输出为12位,内部数据线及内部参数均为16位。     

AVS二维DCT变换的FPGA实现

以数字音视频编解码技术标准(Audio Video coding Standard,AVS)为背景,从离散余弦交换(Discrete Cosine Transform,DCT)的基本原理入手,研究了一种基于现场可编辑门阵列(Field Programmable Gate Array,FPGA)实现快速2D-DCT变换的方法.设计采用行列分解法把8×8的2D-DCT变换分解为2个1D-DCT,用移位求和的方法实现乘法器运算.同时,只用1个1D-DCT模块实现2D-DCT变换,节省了硬件资源,更提高了运算速度.最后,利用FPGA仿真工具MODELSIM SE 6.2b,完成了FPGA的实现与仿真结果.     

基于分布式结构的Zoom FFT及其FPGA实现

复调制Zoom FFT算法在导弹精确制导、防撞雷达等领域有着广泛的需求,是谱估计理论中的关键技术之一。针对传统Zoom FFT算法运算量大、处理速度低和占用资源大的缺点,提出了一种适合于FPGA实现的Zoom FFT算法结构,该结构利用分布式算法实现抗混叠滤波、利用DDS技术实现数控本振信号的产生、利用基-4蝶形算法实现FFT变换,并对该算法结构用硬件描述语言进行了设计、封装。算法仿真和硬件测试结果表明,基于分布式滤波结构构造的Zoom FFT模块,其细化谱分析的精度高、处理速度快和占用资源少,且参数化设计,能够实现真正意义上的实时谱分析,特别适合于离散密集频谱的细化分析与校正。