基于次级缓存的SDRAM调度策略的研究

针对卷积神经网络算法FPGA硬件加速器存在的内存带宽瓶颈，提出了一种基于次级缓存的行重组调度策略。通过分析SDRAM存储器的性能、FPGA硬件加速原理和内存带宽瓶颈，建立了次级缓存机制。该机制可服务于加速过程中堆叠的访问请求，通过合并相同Bank/Row的访问请求，减少Active和Precharge操作的额外开销。实验测试结果表明，在SC-RR调度策略下，存储器的访存时间减少32.87%，功耗降低31.71%，有效带宽利用率提高到91.3%。在性能相近的情况下，硬件资源消耗减少83.8%，满足了设计要求。     

多端共访存储器的竞争仲裁模块的实现研究

一种多端口访问存储器的仲裁模块被设计用于解决MCU与FPGA内部各功能模块之间共访单端口存储器时存在的访问冲突问题.本文先简述了某空间测控电子系统原型件总体设计,并对各端口共访存储器的特点进行简要分析,基于固定优先级仲裁算法,在FPGA内实现了多端共访存储空间的竞争仲裁逻辑、总线切换和等待机制插入等功能.仿真和测试结果证明了仲裁逻辑的设计合理性和可靠性.     

应用于工业以太网伺服驱动器的DPRAM研究

基于实时工业以太网的伺服驱动器具有更高的数据传输带宽、更快的实时性能与同步控制功能,是伺服在CNC与工业机器人高端应用中的必然趋势。对于双芯片结构(FPGA+DSP)的工业以太网型伺服驱动器硬件方案,双端口存储器(DPRAM)的实现与控制方式,不仅是伺服驱动器中DSP与FPGA间数据通讯的基础,而且是工业以太网内上位机(如PLC与运动控制卡)对伺服驱动器实现实时、可靠与高效控制的关键。针对FPGA+DSP的硬件拓扑结构,本文设计了一种具有多级缓存、读写通道分离与高效并口访问控制特征的DPRAM,在保证同步数据帧传输完整性的同时,有效地提高地址总线的利用率与并口总线的访问效率,并通过测试程序验证了该DPRAM的可行性及可靠性。     

基于CPLD结构的行波测距装置设计

针对以往装置存在的测距精度较低和循环存储器死区问题,采用CPLD的系统结构,用集成度较高的CPLD器件重新设计了高速采集控制器和时标标定模块,消除了循环存储器死区问题,也提高了测距精度.文中详细介绍了基于CPLD结构的故障行波测距装置的原理、结构及其特点.     

基于FPGA的DDR3控制器设计

作为SDRAM的第3代动态同步存储器,DDR3以其高速率存储、大容量、低功耗以及良好的兼容性得到广泛应用.基于目前高速信号存储领域对存储性能要求越来越高,利用Virtex-7系列FPGA实现了DDR3控制器,自行设计用户接口模块有效控制数据读写.该DDR3控制器有效解决了目前存储器速率有限、功耗较大、带宽较低的问题.最终通过Modelsim仿真平台进行功能仿真验证,并且在硬件平台测试,验证了该控制器稳定性好,占用资源少以及可移植性强.     

基于FPGA的高精度多通道采集存储系统研究

提出基于SD 2.0协议的SDHC存储器的多通道高速数据采集存储系统。主控芯片采用CycloneIV FPGA;A/D转换芯片采用了16bit AD7656。整个系统采用2片AD7656芯片进行数据采集,使得整个系统的数据采集能力达到了12个通道,每个通道的最高采样率达到250Kp/s,实现了高速多通道大数据量的数据采集存储,最大采样机存储数据量达到了48Mbit/s,是目前同类产品的4~8倍存储量。同时在FPGA内部还对采集的数据进行滤波、FFT等信号处理算法,使得数据可以得到初步计算分析。由于采用了低功耗设计,且采集存储系统体积较小,整个系统可以在野外环境中进行数据采集,有较好的应用前景。     

相控阵超声检测中的数据采集系统的设计、仿真和实现

相控阵超声检测系统中的超声波信号采样是实时多通道的高速海量数据采样处理,采样信号为高频小信号,频率高、频带宽、数据量大。采用高速A/D和FPGA确保海量数据采样处理的实时性,设计基于FPGA的FIR滤波和基于DSP的FFT变换提高采样信号的信噪比,应用Lab view软件系统实现海量数据的成像。     

基于FPGA的GHz宽带中频数字采集系统的设计

针对大带宽复杂电磁信号的测试分析,介绍了一种基于FPGA的GHz带宽中频数字采集系统的设计,论述了系统的硬件总体设计和信号处理算法设计方案。采集系统ADC以1.6GHz采样率对中频信号进行采样,然后通过FPGA进行数字信号处理,通过对传统多相滤波算法的改进,设计了FPGA的高速大带宽信号的数字滤波方案,并采用多路并行处理的方法设计了高速数字正交混频算法,实现了最大为640 MHz的分析带宽和带内多路信号分析的功能。     

基于DSP多轴数字控制系统的研究设计

本文提出了一种基于DSP TMS320F2812的多轴数控系统的设计方案,在硬件上采用了DSP+ CPLD+ FPGA的结构,以DSP作为主控制器,利用CPLD完成对DSP接口进行扩展和对存储器扩展的地址译码工作,利用FPGA辅助DSP完成编码器反馈计数功能.在CCS环境下利用C语言完成了DSP主程序的编写和调试,在ISE环境下利用Verilog HDL语言完成了CPLD和FPGA程序的编写、调试和仿真,实验结果实现了系统的可重构,更好的满足多轴数控系统对开放性的要求.     

基于国产芯片的雷达伺服多通信系统

对国产器件的雷达伺服多通道通信平台进行研究，针对雷达伺服系统硬件自主可控和多通道通信复杂的问题，提出一种基于MCU+FPGA架构的国产雷达伺服多通道通信系统，以此来提升伺服控制的可靠性、冗余性和通用性，设计了6路RS 422融合结构，完成和各分系统组件之间的通信，并在Altium Designer上完成了器件原理图设计和印制电路板的布局布线，实现了印制板电路6层堆叠设计和实物静态测试。测试结果表明本设计的通信系统满足设计需求，能够实现国产替代。     

多路高速同步数据采集系统的信号完整性仿真与优化设计

多路高速同步数据采集是实现阵列式传感测量系统的关键。文中针对大规模传感器阵列的测量需求,设计了一种具有数据缓存功能的多路高速同步数据采集系统。该采集系统基于菊花链结构,通过FPGA和背板网络协议,实现了信号流和数据流的双向通信。通过信号完整性仿真分析,对系统结构、网络布局、硬件设计进行优化。设计了相应的控制逻辑和通信协议,实现了384通道、50KSPS的高速同步数据采集。实验结果表明,所设计的数据采集系统能够实现多路同步测量并达到一定精度。     

Reference model based discrete time sliding mode control of communication networks

In this work, we propose a new sliding mode controller based on a reference model for controlling data transmission rates in a connection-oriented communication network. In the proposed approach, we build a model of the network, which is controlled by a linear quadratic (LQ) optimal controller. Then, the sliding variable of the real network is forced to follow the reference sliding variable generated by this model. This method enables us to preserve the favorable properties of the optimal controller, such as reducing and smoothing out the initial flow rates. Moreover, once the reference model attains the vicinity of the desired state, the designed sliding mode controller is able to react more rapidly to changes in the available bandwidth, ensuring better robustness. Due to this fact, the considered controller can ensure full bottleneck link bandwidth utilization with smaller memory buffers than the LQ optimal one. This important advantage is shown both analytically, and in computer simulations     

基于FPGA的UART控制器设计

在数据通信、计算机网络以及分布式工业控制系统中,串行通信是用来交换数据和信息的常用方式。为了实现FPGA和上位机的串行通信,用硬件描述语言Verilog HDL编写程序,实现了在Xilinx公司的FPGA器件XC3S200内部嵌入UART控制器,并进行了Modelsim下的仿真和FPGA与PC机的通信测试,效果良好。该UART控制器用软件实现了UART内核、信号监测器、移位寄存器、波特率发生器、计数器、总线选择器等以前硬件芯片所实现的功能,节省了电路板面积,且工作稳定、可靠,可以灵活地嵌入到一些通信系统当中。     

面向协作通信的忙音信道接入机制

与传统无线传输相比,虽然协作中继节点的参与可以大大提高无线网络性能,然而协作中继会带来严重的信道竞争问题,这给协作通信环境中的信道访问控制带来挑战。为了解决这个问题,提出一种RTS/CTS(Request To Send/Clear To Send)与忙音结合的MAC(media access control)信道接入方案。该方案使用3个忙音来标识信道的使用状态,并解决协作通信中的隐藏终端和暴露终端问题。基于忙音信号,还提出了一种带宽节俭的协作节点选择算法。通过侦听忙音信号,源节点可分布式地选择最优的协作节点。理论分析和仿真实验表明所提方案能有效地提高协作通信中的信道利用率,很好地解决了协作通信中的隐藏终端暴露终端问题。在数据包大小超过3 500 B时,本协议中暴露终端受传输节点阻塞的时间不到整个传输时间的10%。     

基于分块转置的二维快速傅里叶变换的FPGA设计

离散二维快速傅里叶变换被广泛应用于数字图像处理，对工程领域具有重要意义。通常2D FFT使用行列分解计算，即先沿着行计算一维快速傅里叶变换，再沿列计算。由于现场可编程门阵列的数据传输带宽以及相关存储硬件的物理结构特性的限制，该方案不满足高分辨图像实时处理的需求。采用行FFT 转置 行FFT的方案，虽减少计算过程中直接内存访问控制器的等待时间且能提高2D FFT的计算效率，但目前矩阵转置实现有很大的局限性。传统的设计使用加载和存储指令来完成矩阵的换位。提出一种基于快速分块转置的2D FFT方案，通过搭建转置模块与四路并行1D FFT模块，充分利用FPGA片上资源以降低延时。实验基于Xilinx Kintex UltraScale FPGA，在相同的时钟频率以及并行条件下，对比不同的2D FFT计算方案。在实验误差范围内，本文提出的解决方案使计算效率提升约15倍。     

基于FPGA的可变带宽基带信号回放系统设计

针对不同带宽基带信号回放到目标中频的需求，设计了一种可变带宽基带信号回放系统。该系统以FPGA为核心数据处理单元，通过配置高速数模转换芯片AD9122和时钟芯片AD9516完成基带信号的回放功能。为解决不同带宽基带信号采样率与DAC发射速率不匹配的问题，设计了一种多速率处理算法，采用多级HB滤波器、CIC滤波器和Farrow滤波器级联的结构实现了任意倍的采样率转换功能。算法仿真和实际测试结果表明该系统能够以较少的资源消耗将1 kHz~20 MHz的可变带宽基带信号回放到目标中频上，回放信号无杂散动态范围不低于60 dBc,满足实际通信系统需求。     

电力终端通信接入网统一建设模式研究

终端通信接入网作为骨干通信网的延伸,是电力通信网的重要组成部分。针对目前电网公司的运检、营销等业务部门均按自身需求单独建网导致通信资源利用率低的问题,文章提出了接入网统一建设的基本思路和一种接入网多业务承载与隔离技术方案,并通过典型案例说明了统一建设方案可大幅度降低设备投资。     

基于FPGA的Modbus／TCP工业以太网控制器的设计

针对现有工业以太网控制器存在的不易扩展、实时性不足、固件不可升级和接口速率瓶颈问题,鉴于Modbus／TCP的开放和应用广泛的特点,提出基于FPGA和Modbus／TCP的工业以太网控制器设计方案。协议结构采用基于NiosⅡ软核处理器的SOPC技术实现整个硬件系统设计;在NiosⅡIDE完成基于TCP的Modbus／TCP协议,同时提供了多种标准网络接口功能。通过对实际采集数据进行传输验证,表明系统在保证Modbus／TCP通信的同时,具有处理速度快、可扩充、可升级等优点。     

多通道次同步附加阻尼控制器协调优化策略研究

为提高电力系统的小干扰稳定性,抑制系统中的次同步谐振,研究了多通道次同步附加阻尼控制器之间的协调优化策略。基于模态分离和相位补偿设计了多通道SEDC、TCSC-SSDC和HVDC-SSDC,在充分研究了所有次同步附加阻尼控制器的特点及其适应性的基础上,建立了修改后的IEEE SSR第一标准测试系统,以待改善谐振模式阻尼比最大化为优化目标建立优化模型。利用遗传算法对阻尼控制器参数进行协调优化,以得到能最大程度提高谐振模式阻尼的控制器参数。特征值计算和时域仿真结果表明,经过参数协调优化的多通道附加阻尼控制器能有效地抑制次同步谐振,改善了系统的小干扰稳定性。