基4BOOTH编码的高速32×32乘法器的设计与实现

介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。     

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法．该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性．进位保留加法器的验证实例说明了该方法的可行性．     

基于CORDIC改进算法的DDS实现方法

为克服传统CORDIC算法象限判断占用有效位数的缺点和只能在0,2内旋转的问题,提出了一种基于CORDIC改进算法的直接数字频率合成实现方法,可直接通过旋转实现0,2内的函数值.仿真结果表明：在相同的相位寄存器条件下,CORDIC改进算法输出信号频率分辨率是CORDIC算法的4倍,旁瓣抑制提高4.905dB.该算法可应用于高精度、高分辨率的设备.     

基于CORDIC算法的正余弦函数FPGA实现

在传统CORDIC算法的基础上提出一种改进算法.通过在Matlab中搭建模型验证改进算法的正确性,该算法在不影响数据要求精度的条件下扩大了旋转角度范围,减小了所需的ROM存储空间,提高了运算速度,并在Altera公司的Cyclone系列芯片EP1C3T100C8上予以实现,仿真结果表明,该算法比传统算法具有计算角度范围大、运算速度高和低资源的优势.     

基于CORDIC算法的微小卫星接收机设计及实现

针对微小卫星测控应答机的体积、重量及其功能灵活性,研究了接收机载波恢复环的实现方法.在分析已有载波恢复方法的基础上,采用正交欠采样技术,提出了一种基于CORDIC算法的全数字载波恢复环接收机结构.该结构省略了复数混频器中4个计算量非常大的乘法器和直接数字频率合成中的大查找表,大大节省了计算复杂度和硬件资源.利用Matlab系统仿真和ModelSim硬件描述语言仿真验证了方案的可行性.并在一块FPGA上综合了载波恢复环的VHDL设计代码,需要的逻辑资源仅为3.6%,最大工作频率可达226 MHz.整个设计方法可应用到其他可重构的接收机设计中.     

CORDIC算法的改进

目的讨论CORDIC算法在数字信号处理中的应用及其应用条件─—收敛范围,方法运用基本方程及另一组迭代方程对非收敛范围内的输入数值进行求解,结果与结论完全消除了基本CORDIC算法的收敛范围限制,极大地拓宽了CORDIC算法的应用,给出了一些基于改进CORDIC算法的计算实例,证实了理论分析的正确性。     

基于CORDIC算法快速计算DFT的FPGA实现方法

DFT计算常用于信号处理中求频谱值,针对利用FPGA中的NIOS Ⅱ直接进行DFT计算完成速度慢和查表法占用存储资源大的问题,采用CORDIC算法提高正余弦函数及平方根运算的计算效率,进而实现DFT的快速计算。在分析DFT和CORDIC算法的基础上,重点分析CORDIC算法在正余弦函数及平方根运算中的应用方法,给出DFT计算的实现流程,并利用FPGA EP3C55F484C8N芯片予以实现。通过Quartus Ⅱ进行时序仿真,结果表明给出的设计方法在不占用存储资源的情况下计算精度较高,运算速度快。     

快速并行σi预测CORDIC算法

CORDIC作为一种计算三角/双曲函数和向量旋转的迭代算法,其硬件结构简单,易于并行化处理和VLSI实现,因而在实时信号处理方面有广泛的应用前景。在CORDIC算法中,旋转迭代方向σi的快速确定是提高算法运算速度的一个有效方法。文中从CORDIC算法的基本思想出发,提出了一种并行σi预测算法,直接由输入数据确定迭代方向,同时提高了算法的并行化程度,在保证精度的情况下能大大缩短CORDIC迭代算法的运算时间。     

改进型CORDIC算法及FPGA的实现

传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂、运算速度降低。针对传统CORDIC算法的缺陷,提出了一种改进型CORDIC算法,并给出了FPGA实现方案。它不需要模校正因子和查找表,只需通过简单的加减和移位运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能.     

基于FPGA的CORDIC算法的实现

介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法。以计算正弦、余弦为例,给出了CORDIC算法的迭代结构流程,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,给出用FPGA实现的硬件仿真结果,选用Cyclone系列中的EP1C6Q240C8器件,完成了CORDIC算法的FPGA实现。最后,将仿真结果与理论值进行比较,仿真结果与理论值一致。     

CORDIC算法在定点DSP中的应用

介绍了CORDIC算法的原理、一般特点和优点,并给出了在16bits CORDIC算法在定点DSP中实现的误差分析、参数设计、流程以及计算量和计算精度.该实现方法具有通用性好,效率高的特点.     

定点CORDIC算法的误差控制

通过对CORD IC算法误差原因的分析,提出了一种降低定点算法误差累积的方法,从而可以使算法误差不随迭代深度增加而增加,进而得到更精确的函数值。文章首先分析了CORD IC算法的基本原理,依据此原理给出了典型CORD IC算法的基本结构,该结构可以用来有效计算超越函数的值;随即针对坐标转换时的误差累积效应以及误差较大的问题,给出了相应的误差分析以及修正的算法结构。FPGA仿真及实验结果表明,在不大幅牺牲速度的情况下,增加少量资源,可以在一定程度内控制算法的误差。     

基于CORDIC算法的频谱分析技术研究

讨论了数字检波的工作原理,提出了基于CORDIC算法的数字检波方案。根据该方案,使用FPGA实现了基于CORDIC算法的数字检波器。通过在VXI全数字中频实时宽带射频频谱分析仪中实验验证,基于CORDIC算法的数字检波器是可行的。它与数字下变频器结合可以得到高测量精度和动态范围,其带内一致性可达到±0.01 dB,测试动态范围可扩展到100dB。如果数字下变频器和基于DSP的高精度细化FFT分析相结合,测试频率分辨率可达到0.03 Hz。     

FPGA Implementation of Wave Pipelining CORDIC Algorithms

The implementation of the coordinate rotational digital computer(CORDIC) algorithm with wave pipelining technique on field programmable gate array(FPGA) is described.All data in FPGA-based wave pipelining pass through a number of logic gates,in the same way that all data pass through the same number of registers in a conventional pipeline.Moreover,all paths are routed using identical routing resources.The manual placement,timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance.Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330 MHz,which is a little lower than the speed of 336 MHz based on the conventional 16-stage pipelining in the same chip.The latency of the wave pipelining circuit is 30.3 ns,which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.     

FPGA Implementation of Wave Pipelining CORDIC Algorithms

The implementation of the coordinate rotational digital computer (CORDIC) algorithm with wave pipelining technique on field programmable gate array (FPGA) is described. All data in FPGA-based wave pipelining pass through a number of logic gates, in the same way that all data pass through the same number of registers in a conventional pipeline. Moreover, all paths are routed using identical routing resources. The manual placement, timing driven routing and timing analyzing techniques are applied to optimize the layout for achieving good path balance. Experimental results show that a 256-LUT logic depth circuit mapped on XC4VLX15-12 runs as high as 330MHz, which is a little lower than the speed of 336MHz based on the conventional 16-stage pipelining in the same chip. The latency of the wave pipelining circuit is 30.3ns, which is 36.4% shorter than the latency of 16-stage conventional pipelining circuit.     

CORDIC算法在V-BLAST中的应用

传统CORDIC算法需要通过查找表和许多乘法器才能实现矩阵的QR分解,这会导致硬件电路实现复杂,运算速度降低,此外它能够计算的角度范围也有限。针对传统CORDIC算法的缺陷,在向量模式下提出一种改进型CORDIC算法,它不需要查找表和模校正因子,只需通过简单的移位和加减运算就能实现矩阵的QR分解,从而能够减少硬件的开销,提高运算的性能,并通过重复迭代和区域变换使得该算法能够适用于所有的旋转角度。最后将该算法应用于V-BLAST接收系统的QR算法中,实现了低复杂度译码的效果。     

基于CORDIC算法的通用调制器的FPGA设计与实现

介绍了CORDIC算法的基本原理,利用计算正弦值的CORDIC算法设计了通用调制器。使用MATLAB/Simulink、DSPBuilder和Quartus II进行系统模型的搭建和波形仿真实现,结果表明CORDIC算法可以减少硬件复杂度和芯片面积,并验证了本文提出的通用调制器方案是可行的。     

一种高性能、低功耗乘法器的设计

基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现Booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62 V,125℃时,该乘法器速度为2.80 ns,功耗为0.089 mW/MHz.