AES算法分析与实现

Rijidael算法成为AES的正式算法,从此代替DES成为新的加密标准,将在实际生活中得到广泛的应用。本文从其算法的实现过程,结构以及潜在安生性进行分析,并介绍了AES算法的软件和硬件上的实现。最后对AES算法作了简单的评价。     

类AES算法S盒的优化实现

本文基于多项式基构造有限域上运算来优化类AES算法的S盒.通过搜索域间的同构映射矩阵,将GF(2⁸)上有限域求逆运算转换到复合域GF((2⁴)²)中.利用SAT求解器搜索简化有限域GF(2⁴)上的乘法逆运算,给出2种不同的多项式基优化方案.方案1使用传统的3类门电路来构建复合域.在方案1的基础上,方案2使用了比特级的优化方法,引入MUX门电路,电路面积和门电路数量比方案1更少.使用SMIC130 nm和SMIC65 nm工艺对电路面积进行评估.在现有使用同种类门电路的方案中,本文的结果较优.     

AES算法FPGA实现分析

该文介绍了标准AES算法工作流程,并给出了AES算法的具体FPGA实现设计方案。该方案是基于XILINX公司的VIRTEX-II XC2V1000芯片提出的。     

适合AES算法硬件实现的新S盒

为了提高AES算法在硬件平台上的实现性能,通过对AES算法S盒构造原理进行分析,构造了一个新S盒。与AES算法的S盒相比,新S盒在硬件实现时将使用更少的硬件资源并具有更快的运行速度,因而更适合在低档硬件上实现。同时,分析并证明了新S盒不会影响修改后的AES算法的强度。     

AES算法的快速硬件设计与实现

基于FPGA并采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的硬件设计方法。在使用较低时钟频率的情况下,可以获得更大的数据吞吐量和更快的传输速度。     

AES算法介绍及其流水线设计研究

Rijndael算法是美国21世纪先进加密标准(AES)。该文首先简要介绍AES算法的加解密流程,同时针对流水线设计在硬件实现中的高效特点,在对AES算法基本结构和循环展开结构进行分析的基础上,对AES算法的加解密部分进行了内、外部流水线的设计,并对几种设计结构的性能进行了一定的比较和思考。     

AES密码计算构件的设计及应用

介绍了AES算法的硬件加密芯片优化设计，并讨论了AES算法加密芯片在射频IC卡等效实现金融CUP卡规范中的应用。结果表明该方法非常有用。     

网络加解密算法AES分析

随着计算机网络的发展,社会对网络安全的要求也越来越紧迫.文章介绍了我国在网络安全的所遇到的挑战,重点分析了业界Ⅰ较新的先进加密标准AES算法RIJNDAEL.首先描述了AES算法的背景和框架,并对其进行了详细分析,包括加密解密流程,并给出了部分伪C代码实现.     

AES算法中模逆运算电路设计与实现

AES算法中字节替换和轮密钥扩展都需使用模逆运算.模逆运算是AES算法中最复杂的运算,也是AES算法中最关键的模块之一.本文分析二进制扩展的欧几里德算法,基于该算法使用Verilog HDL设计模逆运算电路,通过FPGA实现模逆运算.电路选用优先权编码器、比较器和移位寄存器等基本逻辑部件组成,使得两个多项式次数的计算、...     

AES算法的实现研究

被NIST选定的AES算法,具有很好的代数结构,它的S盒可以被写成简洁的代数方程。详细介绍了AES的圈变换的代数方程,并对加密和解密的圈变换的优化实现进行了研究,给出了一种空间要求较低而执行效率较好的实现技术。     

AES算法中基于流水线的可逆S盒设计与实现

AES中S盒是一个非线性的字节代替变换,在AES算法中占有较大的比重,也是整个AES加解密硬件实现的关键模块.分析基于费马定理的正逆S盒算法原理及特点,使用Verilog HDL设计可逆S盒电路,通过FPGA实现正逆S盒运算.电路引入可装配的流水线结构,设计一种小规模、快速的可逆S盒运算电路,既可实现正S盒运算,又可实现逆S盒运算,加速S盒运算的过程,减小AES加解密电路的规模,对AES算法的硬件实现具有实际价值.     

一种用于IPSec协议的AES算法可重配置硬件实现

由于网络带宽的提高和IPSec协议的引入,有必要用硬件方式实现分组加密等计算密集型的任务以改善关键网络设备的安全处理性能和实时性.采用可重配置硬件,设计了一个用于IPSec协议的AES核;在对AES算法分析的基础上,对关键单元的硬件设计进行了优化.仿真和实验测试结果表明,本文设计的AES核在CBC工作模式下可以稳定地工作于52.6MHz,数据吞吐量达610Mbps.     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

异步128位AES算法的硬件设计

基于四相握手协议设计异步流水线,实现单轮运算内流水操作,设计轮运算启动模块和异步控制信号生成模块,满足算法多轮运算的需要。在子密钥生成模块、字节替代模块和列混合模块使用复用技术,降低了对硬件的需求。在COMS0.18μm工艺下进行综合、布局布线和仿真,与采用同样数据路径设计方法的同步电路相比,吞吐率提高了12.5%。     

AES和SMS4算法的可重构设计与高效实现

分析AES和SMS4算法的原理及可重构性,给出系统的整体结构,综合应用可重构技术、并行处理及流水线技术对算法进行高效实现。与传统设计方案相比,该设计在保证运行速度的同时大大减少了资源的消耗,因此,适用于面积受限且有多种密码需求的安全 系统。     

Hardware Design and Implementation of ElGamal Public-Key Cryptography Algorithm

ABSTRACT

Demands on secure communications have increased dramatically in the last few years. Cryptography is widely used for secure data transmission. In fact, cryptographic algorithms are expected to be embedded in most applications that involve transfer of private information. The ElGamal public-key cryptography (PKC) algorithm is considered to be one of the most efficient and popular algorithms that provides a high level of security. In this article, we propose a hardware design and an implementation using FPGAs for ElGamal PKC algorithm. Experimental results of the implementation are presented, analyzed, and discussed.     

SURF算法并行优化及硬件实现

加速鲁棒特征(SURF)算法计算复杂度高、硬件实现需要大量的逻辑和存储资源,且描述符构建过程难以并行实现、无法满足实时性要求.针对上述问题,提出一种SURF算法的并行优化方法,并给出基于FPGA器件的硬件实现方法.首先采用圆形特征区域和径向梯度变换等方法实现旋转不变性,达到取消主方向计算和特征区域旋转的目的,实现SURF算法从积分图像计算到描述符生成的全过程并行优化;然后基于FPGA器件,采用多存储器和多路并行流水结构实时实现SURF优化算法.对比实验结果表明,SURF优化算法的匹配性能与SURF算法相当,虽然匹配点数比SURF算法低5%~20%,但匹配正确率比SURF算法高5%~10%;SURF优化算法硬件实现仅采用13.5MHz的时钟,对于分辨率为720×576的视频流,处理速度达到25帧/s,满足了实时性要求.     

AES算法及其在DSP中优化实现

AES（高级加密标准）是为了取代旧的DES（数据加密标准）而制定的,它具有更高的安全性能。本文简要阐述了AES算法,并为适应信息安全领域中音视频高速数据流所需的实时、现场和透明加密的要求,探讨了AES算法的优化问题。最后,本文给出了优化AES在DSP中的具体实现。