超薄体MOSFET的结构优化

对UTB器件的各结构参数进行了优化,给出了UTB器件设计的指导方向.在UTB器件的设计中,有三个重要参数,即器件的源漏提升高度、锗硅栅(GexSi1-x)中Ge含量的摩尔百分比和硅膜的厚度,并对这三个结构参数对器件性能的影响进行了模拟分析,给出了器件各结构参数的优化方向,找出了可行Ge含量的摩尔百分比和可行硅膜厚度之间的设计容区.通过模拟分析发现,只要合理选择器件的结构参数,就能得到性能优良的UTB器件.     

不同厚度超薄栅氧化物MOSFET的应力诱导漏电流

研究了不同厚度的超薄栅1.9nm到3.0 nm器件在恒压应力下的栅电流变化.实验结果显示应力诱导漏电流包括两个部分,一部分是由界面陷阱辅助隧穿引起的,另一部分是氧化物陷阱辅助隧穿引起的.     

不同厚度超薄栅氧化物MOSFET的应力诱导漏电流

研究了不同厚度的超薄栅1.9nm到3.0nm器件在恒压应力下的栅电流变化.实验结果显示应力诱导漏电流包括两个部分,一部分是由界面陷阱辅助隧穿引起的,另一部分是氧化物陷阱辅助隧穿引起的.     

硅膜厚度和背栅对SIMOX／SOI薄膜全耗尽MOSFET特性影响的研究

本文报道了薄膜ＳＩＭＯＸ／ＳＯＩ材料上全耗尽ＭＯＳＦＥＴ的制备情况，并对不同硅膜厚度和不同背面栅压下的器件特性进行了分析和比较．实验结果表明，全耗尽器件完全消除了＂Ｋｉｎｋ＂效应，低场电子迁移率典型值为６２０ｃｍ２／Ｖ·ｓ，空穴迁移率为２１０ｃｍ２／Ｖ·ｓ，泄漏电流低于１０－１２Ａ；随着硅膜厚度的减簿，器件的驱动电流明显增加，亚阈值特性得到改善；全耗尽器件正、背栅之间有强烈的耦合作用，背表面状况可以对器件特性产生明显影响．该工作为以后薄膜全耗尽ＳＩＭＯＸ／ＳＯＩ电路的研制与分析奠定了基础．     

亚100nm体硅MOSFET集约I-V模型

利用"局域化"的概念和二维泊松方程的解析解,建立了沟道方向上二维量子效应对阈电压的修正模型.基于密度梯度理论,建立了多晶硅栅内量子效应对阈电压的修正模型.在此基础上,结合弹道理论,开发了一个适用于亚100nm MOSFET的集约I-V模型.通过与TSMC提供的沟长为45nm实际器件测试结果[1],以及与三组亚100nm MOSFET的数值模拟结果的比较,证明了该模型具有良好的精度(平均误差小于8%)和可延伸性.     

量子效应对超薄沟道GeOI MOSFET电特性的影响

The impact of quantum confinement on the electrical characteristics of ultrathin-channel GeO1 n- MOSFETs is investigated on the basis of the density-gradient model in TCAD software. The effects of the channel thickness （Tch） and back-gate bias （Vbg） on the electrical characteristics of GeOI MOSFETs are examined, and the simulated results are compared with those using the conventional semi-classical model. It is shown that when T~h 〉 8 rim, the electron conduction path of the GeOI MOSFET is closer to the front-gate interface under the QC model than under the CL model, and vice versa when Tch 〈 8 rim. Thus the electrically controlled ability of the front gate of the devices is influenced by the quantum effect. In addition, the quantum-mechanical mechanism will enhance the drain-induced barrier lowering effect, increase the threshold voltage and decrease the on-state current; for a short channel length （≤ 30 nm）, when Tch 〉 8 nm （or 〈 8 nm）, the quantum-mechanical mechanism mainly impacts the subthreshold slope （or the threshold voltage）. Due to the quantum-size effect, the off-state current can be suppressed as the channel thickness decreases.     

考虑源漏隧穿的DG MOSFET弹道输运及其模拟

在经典弹道输运模型中引入源漏隧穿 (S/ D tunneling) ,采用 WKB方法计算载流子源漏隧穿几率 ,对薄硅层(硅层厚度为 1nm) DG(dual gate) MOSFETs的器件特性进行了模拟 .模拟结果表明当沟道长度为 10 nm时 ,源漏隧穿电流在关态电流中占 2 5 % ,在开态电流中占 5 % .随着沟道长度进一步减小 ,源漏隧穿比例进一步增大 .因此 ,模拟必须包括源漏隧穿 .     

考虑源漏隧穿的DG MOSFET弹道输运及其模拟

在经典弹道输运模型中引入源漏隧穿(S/D tunneling),采用WKB方法计算载流子源漏隧穿几率,对薄硅层(硅层厚度为1nm)DG(dual gate)MOSFETs的器件特性进行了模拟.模拟结果表明当沟道长度为10nm时,源漏隧穿电流在关态电流中占25%,在开态电流中占5%.随着沟道长度进一步减小,源漏隧穿比例进一步增大.因此,模拟必须包括源漏隧穿.     

SOI MOSFET寄生双极晶体管效应的研究

研究了硅膜掺杂浓度,厚度和硅化物厚度等工艺条件对SOIMOSFET寄生双极晶体管增益的影响。提高体区掺杂浓度、增加硅膜和硅化物厚度能够减小增益。原因是：①基区杂质浓度增加,减弱了发射极向基区注人多子,增强了基区向发射区的少子注入;②增加硅化物厚度会增加其横向扩展,减小发射极的注入效率。     

高k栅介质小尺寸双栅GeOI MOSFET电特性 模拟及结构优化

The influences of the main structure and physical parameters of the dual-gate GeOl MOSFET on the device performance are investigated by using a TCAD 2D device simulator. A reasonable value range of germanium （Ge） channel thickness, doping concentration, gate oxide thickness and permittivity is determined by analyzing the on-state current, off-state current, short channel effect （SCE） and drain-induced barrier lowering （DIBL） effect of the GeOI MOSFET. When the channel thickness and its doping concentration are 10-18 nm and （5-9）×1017 cm-3, and the equivalent oxide thickness and permittivity of the gate dielectric are 0.8-1 nm and 15-30, respectively, excellent device performances of the small-scaled GeOI MOSFET can be achieved： on-state current of larger than 1475 μA/μm, off-state current of smaller than 0.1μA/μm, SCE-induced threshold-voltage drift of lower than 60 mV and DIBL-induced threshold-voltage drift of lower than 140 mV.     

功率场效应晶体管晶圆超薄磨片工艺开发

晶圆超薄磨片工艺是为减小功率开关管导通电阻,工艺中存在超薄晶圆磨片后转运过程中破片及超薄晶圆背面蒸镀金属等问题.现有的晶圆磨片的一般厚度为200μm,超薄磨片的目标是100μm.本研究采用同一批次晶圆,分批,2片超薄研磨,其他采用正常工艺减薄,封装测试条件相同.对比封装测试完毕的器件的导通电阻,超薄研磨器件的导通电阻减小约10%.