一种低功耗图像压缩芯片的设计与实现

设计实现了一款低功耗小面积的JPEG图像压缩芯片.该压缩芯片采用4×4分块方式,每个4×4块的一维DCT运算只需要1次乘法.二维DCT中间转置结构采用一种新颖的实现方式,与传统的实现方式相比,减少了37.5％的延时和51％的面积.设计的电路采用UMC18工艺流片实现,芯片的面积和功耗分别为0.46 mm2和0.9 mW.测试结果显示,该图像压缩芯片可以在实现较高压缩比(大于80％)的同时获得较好的图像质量(PSNR大于30 dB).     

一种串行时钟芯片的设计与实现

文章介绍了一种高性能低功耗并且带RAM的串行时钟芯片的设计与实现。介绍了该芯片的内部结构框图 ,给出了让芯片完成不同功能的控制指令和使用中数据传输的格式     

门控时钟的低功耗设计技术

门控时钟是一种有效的低功耗设计技术，文章介绍了该技术的一种EDA实现方法。介绍了其设计思想和实现细节，重点对设计过程中存在可测性设计(DFT）以及时序分析、优化和验证等问题分别进行了详细分析，并给出了相应的解决方法，以使该技术更好地融入到常用的SoC设计流程当中，发挥更高的效率。     

一种低功耗实时时钟RTC设计

本文设计了一款小面积低功耗实时时钟RTC。通过使用Link-joint异步自时钟电路结构和设计方法,有效降低了实时时钟RTC的电路面积和计时过程中的动态功耗。在异步设计平台和同步设计平台相结合的设计流程中,采用SMIC55nm工艺库,在32.768kHz频率的时钟输入下,优化后的实时时钟RTC的面积比同步实时时钟RTC降低了43.5%,计时过程的总功耗降低了85.08%。     

一种基于门控时钟的低功耗电路实现方案

研究了门控时钟技术在130 nm工艺、基于高阈值标准单元库下的低功耗物理实现方法。详细阐述了多级门控时钟技术的作用机制和参数的设置方法,给出了基于门控时钟的后端实现流程,着重分析了插入门控时钟对时钟偏移的影响并提出解决方案。在中芯国际130 nm工艺下用synopsys公司的DC,IC Compiler,PT,VCS等工具完成物理实现。在10 M时钟下,总功耗降低22.6%,面积也有所减小。     

UHF RFID电子标签芯片低功耗设计及时钟树优化

超高频射频识别标签(UHF RFID)的一个重要指标是工作距离,而提高工作距离的有效方法是降低标签工作功耗。针对一款基于EPC Class-1 Generation-2/ISO18000-6C协议的RFID芯片,提出一种数字后端设计中时钟树动态功耗的优化方法,该方法可以在已完成布局布线的版图上进一步降低动态功耗。在时钟频率1.28MHz、返回频率170 kHz条件下,功耗仿真结果由1.58μW降低到1.357μW。已在TSMC 0.18μm工艺下流片,室温情况下准备阶段样品测试结果数字功耗为0.752 5μW,与后仿真结果0.750 0μW接近,实测激活灵敏度为-18.5 dBm。     

时钟树低功耗设计

功耗和性能是芯片设计中两项重要的指标,为了满足低功耗的芯片设计要求,IC设计者在芯片设计采用各种低功耗技术。本文提出一种基于寄存器状态的时钟网络的构造方法,它以时钟树中网络节点的节点差异为参数建模,与常规方法相比,此算法可以有效降低门控信号的翻转次数,大幅降低时钟网络的功耗。     

一款低功耗SoC芯片的时钟管理策略

文章提出一种系统级和RTL级协同设计的时钟管理策略，显著地降低了时钟网络的动态功耗，弥补了现有工具只能在设计后期才能发挥作用的不足，达到降低整个SoC芯片功耗的目的；同时，分析该方案实现中可能存在的问题．并给出解决方案。     

射频识别芯片设计中时钟树功耗的优化与实现

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。     

STCD10x0：低功耗时钟分配芯片

意法半导体推出一系列时钟分配芯片,新产品是市场上首批每条通道输出使能可以独立控制的时钟分配IC,用于提高嵌入式应用和手持产品的时钟管理精确度,首次推出的产品共有六款。     

串行实时时钟芯片S-3530A及其在51单片机系统中的应用

在介绍了带有I^2C总线接口的串行实时时钟芯片S—3530A的基础上，给出了该时钟芯片与51单片机的接口设计方法，以及相应的程序设计流程图。     

高速加密硬件的研究、设计与实现

未来的高速信息系统网需要在数百兆位级甚至千兆位级工作的高速加密硬件,国外在这方面开展了大量的工作,并且已经取得部分成果。本文将对这些成果作详细介绍,同时还将介绍可用于开发高速加密硬件的一些新技术。     

一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。     

ASIC系统中跨时钟域配置模块的设计与实现

本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法。并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。     

支持JTAG协议的芯片测试时钟的解决方案

控制系统时钟激励信号的正确打是芯片内测试的关键所在,以JTAG协议为基础,文章介绍了芯片时钟端口的设计方法以及对芯片进行内测试时外部时钟信号的控制方法,最后,文章提出了一种应用多相时钟芯片的测试规则,满足测试对时序的要求。     

MCS—51智能反汇编软件的设计与实现

本文介绍了一种无需单片机开发装置，只需一台ＰＣ机的采用程序流跟踪法实现的ＭＣＳ－５１反汇编程序，具有将程序区与数据区自动分开功能，具有区间观察，区间反汇编及子程序模块局部反汇编功能，它可以生成，。ＬＳＴ文件及程序地址浮动，数据地址准浮动的反汇编文件。ＡＳＭ文件。     

双频双系统导航芯片的时钟树分析和设计

在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分.以SMIC 0.13 μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构.结果表明,利用此方法得到的时钟树结构能取得更优的结果.     

千兆以太网卡芯片时钟产生电路的设计与实现

本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,以及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。     

Low-power Analog VLSI Implementation of Wavelet Transform

For applications requiring low-power, low-voltage and real-time, a novel analog VLSI implementation of continuous Marr wavelet transform based on CMOS log-domain integrator is proposed.Mart wavelet is approximated by a parameterized class of function and with Levenbery-Marquardt nonlinear least square method,the optimum parameters of this function are obtained.The circuits of implementating Mart wavelet transform are composed of analog filter whose impulse response is the required wavelet.The filter design is based on IFLF structure with CMOS log-domain integrators as the main building blocks.SPICE simulations indicate an excellent approximations of ideal wavelet.