基于FPGA的3DES加密算法高速实现

介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现，设计中还采用了流水线技术来提高速度，添加了输入和输出接口的设计以增强应用的灵活性，各模块均用硬件描述语言VHDL实现，最终下载到FPGA芯片Stratix中。     

3DES IP的小面积实现

论文介绍了3DES算法的流程,并给出了三种硬件的实现方式。在三种实现方式中,详细描述了一种小面积的硬件实现方法,并基于Xilinx的FPGA实现。小面积实现方法占用资源小,适合于低端加密运用。     

基于FPGA的3DES加密系统的设计与实现

针对网络通信安全问题,分析了3DES加密算法的原理,描述了该算法FPGA设计的高速实现,各个模块均用硬件描述语言（VHDL）实现。系统最终在XilinxISE10．1开发工具下进行编译、仿真验证及逻辑综合,完成了对数据的加解密运算。仿真结果表明,该系统可广泛应用于网络安全产品及其电子安全设备中。     

基于FPGA的DES加密算法的高性能实现

在分析DES算法原理的基础上,详细阐述一种基于VHDL描述、FPGA实现的DES加密算法系统的设计和仿真结果。该系统采用了一种基于子密钥预先计算的新型流水线设计方案,克服了传统DES流水线实现方式的缺点,使系统的密钥可动态刷新,并在硬件资源消耗有所降低的情况下,进一步提高系统的处理速度,系统最高时钟频率为222.77MHz,信息加密的速度为14.26Gb／s,是最快软件实现方式的112倍。同时系统还具有设计灵活,可靠性高,可重用性强,升级方便等特点。     

基于FPGA的DES加密算法的高性能实现

在分析DES算法原理的基础上,详细阐述一种基于VHDL描述、FPGA实现的DES加密算法系统的设计和仿真结果.该系统采用了一种基于子密钥预先计算的新型流水线设计方案,克服了传统DES流水线实现方式的缺点,使系统的密钥可动态刷新.并在硬件资源消耗有所降低的情况下,进一步提高系统的处理速度,系统最高时钟频率为222.77 MHz.信息加密的速度为14.26Gb/s,是最快软件实现方式的112倍.同时系统还具有设计灵活,可靠性高.可重用性强.升级方便等特点.     

基于FPGA的DES算法硬件实现

加密算法是军用通信研究的重点之一,信息加密的优劣决定了通信的安全性。DES算法(Data Encryption Standard)是一种具有极高安全性且广泛应用于数据加密领域的加密标准,其常常应用于POS,ATM,IC卡等中。将DES算法与现代军用武器相结合,可以大幅度提高大型武器的可靠性。根据DES算法的基本原理,从减少资源占用量的角度出发,使用VHDL语言在FPGA平台上进行代码设计和逻辑实现;较小逻辑资源、更高的时钟频率更加适用于军用双向通信链路系统。     

一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.     

DES加密算法的FPGA实现

为了实现一块具备高速加密/解密功能的DES芯片,在介绍了DES加密/解密算法原理的基础上,使用VerilogHDL语言对DES算法进行了实现。仿真结果表明该DES加密/解密模块功能完全正确。本模块基于Altera公司的Stratix系列EP1S10B672C6芯片,最高工作频率可达106 MHz,数据编码速率最高可达6 Gb/s。     

基于AHB总线的多模式低功耗DES/3DES IP核的实现

设计了一种低功耗低资源的DES／3DES加解密软核,可以兼容ECB,CBC,CFB三种模式,具有AMBA AHB总线接口,可以方便集成在一些低功耗SoC下作为加解密数据协处理模块。该软核在90nm工艺130MHz时钟频率下逻辑综合结果为8835门,通过了FPGA验证,最高吞吐量达到416Mbps,表明其为可重用的软核。     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

一种便携式MP3/CD的实现方案

１引言以DVD，CD等为代表的声像产品的发展有两种方向，一方面是多功能集成数字化声像产品，另一方面则是实现专一功能的便携产品。当然，多功能集成产品同时会追求小型化，而便携产品也在追求尽量多功能的集成。MP３作为一种音质好体积小的音频压缩方法被广泛使用后，绝大多数DISCMAN的生产厂家已将MP３的解码功能添到原有的便携式（PORTABLE）CD中。目前也有许多芯片生产厂家（如PTC，SUNPLUS，SAMSUNG等）成功地开发出专门用于便携式MP３／CD解码的ASIC芯片（含CD、MP３解码并带有ESP功能接口）。这里介绍的方案…     

Efficient CORDIC Algorithms and Architectures for Low Area and High Throughput Implementation

This paper presents two area-efficient algorithms and their architectures based on CORDIC. While the first algorithm eliminates ROM and requires only low-complexity barrel shifters, the second eliminates barrel shifters completely. As a consequence, both the algorithms consume approximately 50% area in comparison with other CORDIC designs. Further, the proposed algorithms are applicable to the entire range of angles. The FPGA implementations consume approximately 8% LUTs of a Xilinx Spartan XC2S200E device and have a slice-delay product of about 3. Convergence proofs for the algorithms are presented. Experimental comparisons with prior CORDIC designs confirm the efficacy of the proposed designs.      

An Efficient Selective-Repeat ARQ Scheme for Satellite Channels and Its Throughput Analysis

In this paper, we investigate a selective-repeat ARQ scheme which operates with a finite receiver buffer and a finite range of sequence numbers. The throughput performance of the proposed scheme is analyzed and simulated based on the assumption that the channel errors are randomly distributed and the return channel is noiseless. Both analytical and simulation results show that it significantly outperforms the go-back-NARQ scheme, particularly for channels with large roundtrip delay and high data rate. It provides high throughput efficiency over a wide range of bit error rates. The throughput remains in a usable range even for very high error rate conditions. The proposed scheme is capable of handling data and/or acknowledgment loss. Furthermore, when buffer overflow occurs at the receiver, the transmitter is capable of detecting it and backs up to the proper location of the input queue to retransmit the correct data blocks.     

基于AMBA总线的3DES算法IP核的设计与实现

基于AMBA2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。     

一种提高IEEE 802.11吞吐量和公平性的自适应优化算法

该文提出了一种针对IEEE 802.11 DCF网络增强其吞吐量和公平性性能的自适应优化算法,算法基于网络节点侦听信道得到的网络状态信息进行竞争发送的自适应调整以获得最优的网络性能,称之为CSCC(Channel Sensing Contention Control)算法。算法采用了对节点的信道接入请求以概率参数P_T进行过滤的方法控制节点竞争接入信道的激烈程度,其主要特点在于在优化调整过程中不需要进行计算复杂的网络节点数量估计,并且可以在不同网络状态下围绕始终确定的优化目标进行参数优化调整。仿真实验结果表明,算法能够适应不同节点数量和不同数据大小的网络进行自适应的网络优化调整,并获得了系统吞吐量、碰撞概率、延迟、延迟抖动、公平性等多方面的性能改善。