MPEG2视频解码器VLSI结构研究

介绍了ＭＰＥＧ２视频解码器的ＶＬＳＩ实现方法，采用ＡＳＩＣ结构实现ＭＰＥＧ２标准的视频解码，用流水线哈佛结构ＲＩＳＣ型微控制器对视频数据流、变字长解码以及电路时序进行控制，提高了电路速度，减小了芯片面积。     

MPEG视频的发展趋势

随着技术的发展，为了便于视频市场的健康发展，MPEG标准包括MPEG－1、MPEG－2、MPEG－4、MPEG－7和MPEG－21。MPEG在商业上取得了成功的应用，并将商业的需求转为相应的技术规范，目前MPEG标准继续深入发展。本文将主要从MPEG视频的发展历史探讨其今后的发展趋势。     

MPEG2专用视频解码VLSI中的控制策略

本文提出了一种新的适用于MPEG2专用视频解码芯片的控制策略：分散控制。该方案完全由各功能模块相互协调控制整个视频解码过程，而不需要总体控制，它满足对MPEG2视频规定的所有级别尤其是MP@HL进行实时解码的要求。与总体控制方式比较，分散控制机制对视频解码各功能模块没有严格的时间限制，可根据具体解码任务特性设计模块从而达到局部性能最优；同时分散控制过程简单，解码效率高，而且连接各功能模块间的缓存相当小，可大幅度的减小芯片的硬件开销，使得系统整体性能最优。     

一种MP3/AAC解码器ASIC的设计与实现

介绍了MPEG-1 Layer3(简称MP3)和AAC的音频解码器在ASIC上的VLSI实现，部分解码使用了软件来实现。整个ASIC利用USB传输，并为MP3和AAC解码设计了专用的DSP结构。实现的算法中，根据硬件的特点做了很多有效的优化，并用Verilog语言编写。使用中芯国际公司(SMIC)提供的0．18μm工艺库进行了仿真和综合。     

基于SOPC的MPEG4视频解码器的设计方案

随着图像采集、显示分辨率、高级压缩以及视频智能技术的进展,视频应用的处理带宽也在不断增加。多变的标准和分辨率要求也使得设计人员无法采用现有的技术。因此,FPGA模块化、可编程及高带宽的优势在视频及图像处理领域越来越明显。本文介绍了一种新的基于FPGA的MPEG4视频解码系统的解决方案———SOPC。整个设计集中在一片芯片内,具有较高性能及灵活性。     

STI3400MPEG／H.261视频解码器的新应用

介绍ＳＴＩ３４００的特点及基本应用，并针对ＳＴＩ３４００一般只能解标准的ＭＰＥＧ－１（ＳＩＦ）和Ｈ．２６１（ＣＩＦ，ＱＣＩＦ）码流的不足，提出了一种ＳＴＩ３４００在ＨＨＲ（３５２×５７６）码流格式下的新的应用方案，并对其中可能出现的奇偶场颠倒提出了解决办法。     

MPEG—2视频解码芯片的新进展

本文简要介绍应用前景广阔的ＭＰＥＧ－２视频解码芯片的新进展。     

适用于MPEG2视频解码的VLD设计

提出了一种新的适用于ＭＰＥＧ２视频解码的变字长解码（ＶＬＤ）结构,根据ＭＰＥＧ２变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。     

多标准视频解码器运动补偿存储架构设计

设计了一种适用于多标准视频解码器的存储架构,采用并行多级流水线用以实现AVS,MPEG-2,H.264标准中不同模式的图像预测计算,缓存机制避免了频繁访问外部存储器SDRAM,提高了运动补偿计算性能,减少了计算周期。使用90 nm的CMOS工艺库,在135 MHz的工作频率下综合,电路规模为45 kgate(千门)左右,处理一宏块需要大约520个时钟周期,结果表明该设计满足高清视频处理的要求。     

MPEG－2视频解码芯片的新进展

本文简要介绍应用前景广阔的ＭＰＥＧ－２视频解码芯片的新进展。     

适用于MPEG2 MP@ML标准的视频解码器设计

设计了一个适用于 MPEG2 MP@ML 标准的视频解码器结构 ,用 VHDL 语言进行了系统级的仿真和综合。系统工作时钟频率 40 MHz。用标准图象测试序列进行了验证 ,给出了测试结果和有关参数 ,满足 MPEG2 MP@ML 视频解码的实时处理要求。     

一种高速自适应Reed-Solomon译码结构及其VLSI优化实现

该文给出了一种自适应Reed-Solomon(RS) 译码器结构。该结构可以自适应地处理长度变化的截短码编码数据块,适合于高速译码处理。该结构使译码处理不受数据块间隙长短的约束,既可以处理独立的编码数据块也可以处理连续发送的编码数据块。另外本译码器结构可以保证输出数据块间隔信息的完整性,满足无线通信和以太网中特殊业务的要求。本文还基于该结构对RS(255,239)译码器予以实现,该译码器经过Synopsys综合工具综合并用TSMC 0.18 CMOS工艺实现,测试结果验证了该译码器的自适应功能和译码正确性,其端口处理速率可达1.6Gb/s。     

低功耗MPEG2解码电路的新VLSI结构研究

MPEG2动态图像压缩解码电路中最关键的部分逆离散余弦变换 ( IDCT)模块是该研究领域的热点。文中提出了一种基于 forward- mapping算法的 IDCT VLSI结构 ,针对实际运用中 IDCT变换对象 DCT系数的值为零的比例较高的情况 ,采用以累加器为主的运算阵列 ,利用简单的控制电路解决了多余计算能耗的问题 ,适合低功耗要求的 MPEG2解码器件 ,应用于多媒体数字通信领域     

一种用于MPEG2解码芯片的高效内存存储结构

为了提高MPEG2解码芯片的内存带宽利用率,根据SDRAM的固有特征和MPEG2解码时对内存读取的特点,提出了一种新的内存存储结构。采用该方法,可以大大减少内存读写的冗余时间,从而满足MPEG2 MP@HL解码器的设计要求。与直接映射相比,文章提出的方法可以使行激活的次数至少减少82.6%,内存读写时间减少59%以上。     

用于DVD的MPEG2实时解码器研制

MPEG2作为数字视频压缩技术的国际通用标准,其实时解码器在数字视频产品中有着广泛的应用。本文介绍了一种采用部分总线结构的,用于DVD的MPEG2实时解码器的设计及硬件实现,并对系统的特点和其中的几个关键问题作了详细的分析与讨论,最后给出了实验结果及分析。     

AVS帧内预测算法分析及VLSI实现

文中提出了一种应用于AVS高清实时解码器的VLSI实现.分析了AVS帧内预测算法的特点,提出了一种所有亮度预测模式和前三种色度预测模式通用的运算单元,为第四种色度预测模式设计了独立的运算单元,并充分复用样本寄存器的方法,提高了资源利用率.该VLSI实现每个时钟周期输出8个预测数据,采用0.18 μmCMOS工艺库综合,电路规模为4.4万门,最高工作频率200MHz.     

基于同步并行结构的视频处理IP模块的VLSI设计

本文在讨论隔行视频信号的逐行处理算法的VLSI实现和视频信号的色度处理和色度空间转换的硬件实现基础上,针对视频信号处理实时性,并发性以及运算量大的特点,提出了基于同步并行流水线的VLSI结构.同时结合SOC的IP模块设计给出相应的硬件实现算法.该设计已基于0.35μm CMOS工艺标准单元库进行了综合验证.