一种适于数据通路应用的高性能可编程逻辑单元

本文提出了一种适于数据通路应用的快速可编程逻辑单元 .该单元采用功能增强的MUX结构 ,在配置为异或 同或 多路选择器 (XOR XNOR MUX)结构时 ,只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能 .该单元还能实现全部 3输入逻辑和部分 4～ 7输入逻辑 ,也是一种满足通用逻辑应用的结构 .这种单元的组合逻辑部分只采用了 3个 2选 1多路选择器 (2 :1MUX)和两个功能增强的输入可反相编程的多路选择器(2 :1EMUX) ,有效地节省面积和提高了速度 .HSPICE模拟分析表明 ,在 5V、0 6 μm工艺条件下 ,该单元的最大时延小于0 6ns,进位时延小于 0 1ns.其性能、速度和面积优势非常明显     

适用于数据通路的可编程逻辑器件FDP100K

设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SMIC 0.35 μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.     

Verilog-HDL讲座 第五讲 典型基本逻辑路的Verilog-HDL描述

本讲列举几个典型又简单的基本逻辑电路的Verilog-HDL描述。需要说明,仅有本讲的知识还不能具备用Verilog-HDL描述逻辑电路和系统的基本功,但却可以通过它们了解Verilog-HDL描述逻辑电路的过程和方法。5.1 数据选择器数据选择器又称为多路开关,简称MUX(Multiplexer)。它的逻辑功能是在地址选择信号SEL的控制下,从多路输入(A、B...)数据中选择某一路数据作为输出,一个2-1数据选择器的逻辑电路如图1所示,有关A、B及SEL的解释读者还可参考有关书籍(1)。例1 2-1 MUX的Verilog-HDL描述/* 2-1 SELECTOR */module SEL ( A,…     

ispGDX通用数字交叉阵列概述

ispGDX是Lattice半导体有限公司新近推出的数字交叉阵列系列产品,它的出现为电路设计所存在的一系列固有问题提供了空间,提高了PCB的布线资源利用率。它具有高速的系统性能,功耗小,噪声低,功能强劲,能完成诸多数字交换功能,同时结合系统可编程技术,可以达到事半功倍的效果。ispGDX特别适用于多路复用、比特转换、多处理器接口和信号布线等应用。 结构 ispGDX系列的每一个引脚均与一输入/输出单元(I/O Cell)相对应。每个输入/输出单元内含一个四选一的多路选择器(MUX)、一个D触发器(也可旁路掉)、三态     

低功耗0.35μm 3.125Gbit/s CMOS4∶1复接器

采用CSM0.35μm CMOS工艺,设计了3.125Gbit/s4∶1复接器.系统采用树型结构,由两个并行的低速2∶1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

低功耗0.35μm3.125 Gbit/s CMOS 4:1复接器

采用CSM0.35μm CMOS工艺,设计了3.125 Gbit/s4:1复接器.系统采用树型结构,由两个并行的低速2:1复接单元和一个高速2:1复接单元级联而成.低速单元采用带有电平恢复的传输管逻辑实现,高速单元采用动态传输门逻辑实现.具体电路由锁存器、选择器、分频器以及输入输出缓冲组成.复接器芯片面积为0.675mm×0.6mm.3.3V电源电压下,芯片整体功耗小于130mW,核心功耗是25mW.最高工作速率可达4Gbit/s.     

10GB/s高速SERDES电路的MUX/DEMUX设计

介绍了一种适用于高速串并转换电路（SERDES）的MUX／DEMUX，采用0．18μmCMOS工艺．数据传输速率达到10GB／s。该电路主要由锁存器、选择器和时钟分频器3个模块组成，采用1．8V电压供电．MUX和DEMUX功耗分别为132mW和64mW。     

低功耗0．35um CMOS 2．5Gb／s16：1复接器设计

采用0．35um CMOS工艺设计了用于光纤传输系统的低功耗16：1复接器，实现了将16路155．52Mb／s数据复接成路2．5Gb／s的数据输出的功能。该复接器以混合结构形式实现：低速部分采用串行结构，高速部分采用树型结构。具体电路由锁存器、选择器及分频器组成，以CMOS逻辑和源极耦合逻辑（SCL）实现。用Smart SPICE软件进行仿真的结果显示：在3．3V供电时，整体电路的复接输出最高工作速度可达3．5Gb／s，功耗小于300mW。     

红外焦平面阵列用信号处理电路

介绍了红外焦平面阵列信号处理电路的发展概况。重点描述了CCD多路传感器（CCD－MUX）、时间延迟积分CCD（TDI－CCD）、MOSFET、CMOS多路传感器（CMOS－MUX）的基本结构、工作方式及应用领域。最后给出了多路传感器件的两种应用电路。     

基于响应分组的仲裁器PUF偏置控制方法

针对在现场可编程门阵列（FPGA）平台上实现的仲裁器物理不可克隆函数（PUF）响应唯一性和稳定性较差的问题,提出一种基于响应分组的仲裁器PUF偏置控制方法。在基于可编程延时线（PDL）的仲裁器PUF电路中插入多路选择器（MUX）粗调开关单元和PDL微调开关单元,使路径延时可受调节激励控制。通过实时改变调节激励,控制每个响应分组中有效响应的汉明重量达到50%可提高响应唯一性;通过偏置控制筛选出延时差异较大的响应可提高响应稳定性。在XilinxXC7Z020FPGA器件上实现带偏置控制功能的64级仲裁器PUF电路,仅消耗143个查找表（LUT）和425个触发器（DFF）资源。在温度为-20～80℃、供电电压0.9～1.1 V范围内,该仲裁器PUF响应唯一性为49.89%,有效响应稳定性可达到100%。     

一种基于OSERDES复用的信号源设计

直接数字频率合成（DDS）技术在信号处理领域有广泛应用。为产生高采样率的模拟信号源,现场可编程逻辑阵列（FPGA）利用DDS技术输出数字信号,经过MUX芯片复用提高码速率,再通过DA芯片输出模拟信号。该方案调用FPGA内部并串转换器OSERDES,采用双倍数据速率（DDR）模式。多路低速信号复用成高速信号,输出不需要MUX芯片复接,直接输出到DA芯片。该方法减少中间环节,提高了稳定性。最后通过实验验证了方法的可行性。     

应用多路选择器设计多输入逻辑电路

数字逻辑化简是数字系统中的一个重要问题,经典方法采用布尔代数式和卡诺图化简,现代虽可采用计算机辅助逻辑综合,但在一般数字设备中,手工的卡诺图化简仍不失为有效手段,可是它在多变量(大于5、6变量)的情况下,便难于处理,为此,如何充分发挥现有中规模器件集成度较高的优点,扩展其逻辑功能,以便用于常用数字系统中组合逻辑及时序逻辑网络综合。多路选择器在处理这类问题上,有其特有的优点,本文拟就多路选择器扩展应用于多输入逻辑设计作一简要介绍。     

十四引脚逻辑器件

这些通用逻辑器件新品采用了十四引脚TSSOP与SOIC封装，适用于多种电脑、网络及消费性电子产品。新系列包含了10种最常见的逻辑功能，包括四路2输入与门（AND）、与非门（NAND）、配备了施密特（sChmitt）触发器输入的与非门、或门（OR）和异或门（XOR），以及具有开漏极的三款6路反相器和一个6路缓冲器。74LV系列器件提供从2．0～5．5V的宽广供电电压范围，能够支持微小电池供电的便携式及传统5V应用。     

低功耗GaAs MUX/DEMUX LSI

日本三菱电机的光、微波研究所已开发成2．SG位PS高速工作，世界最小耗散功率的二种GaAs16位Multiplexper（MIX）／Demultiplcxer（DEMUX）LSI。这二种产品在下一代宽带ISDN中，是决定通信系统最高工作速度的关键产品。MUX，DEMUX耗散功率为1．3W，把156M位PS／16位的并列信号转换成2．SG位PS超高速直列信号后送到光纤中，反之，把光纤传来的2．SG位PS超高在对信号分离成156M位PS／16位的并列信号，其主要特点有：（1）具有位移功能等的控制功能，（2）内装输入终端阻抗的ECL输入输出电路，（3）可用单一电流工作。由于…     

基于近似计算技术的FPRM电路面积优化

近似计算技术通过降低电路输出精度实现电路功耗、面积、速度等方面的优化.本文针对RM（Reed-Muller）逻辑中"异或"运算特点，提出了基于近似计算技术的适合FPRM逻辑的电路面积优化算法，包括基于不相交运算的RM逻辑错误率计算方法，及在错误率约束下，有利于面积优化的近似FPRM函数搜索方法等.优化算法用MCNC（Microelectronics Center of North Carolina）电路进行测试.实验结果表明，提出的算法可以处理输入变量个数为199个的大电路，在平均错误率为5.7%下，平均电路面积减少62.0%，并在实现面积优化的同时有利于实现电路的动态功耗的优化且对电路时延影响不大.     

单芯片SONET／SDH时钟卡IC

DS3100集成了2路数字PLL（DPLL）、4路APLL、14路输入、11路输出和2路完整的DS1／B1收发器。当与适当的TCXO或OCXO配合使用时，该器件符合所有国际网络同步标准，包括TelcordiaGR1244和GR-253（3E级、3级、4E级、4级和SMC级），ITU—TG．812和G．813，以及ETSI ETS300462。它能够持续监控多达14路输入时钟的状态和频率精度，内置参考时钟选择逻辑可以为两路DPLL之一自动选择最高优先级的有效输入时钟。     

基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.     

基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.     

为示波器增加逻辑分析功能

<正> 在数字电路的学习与应用中,了解与分析电路的逻辑功能是必不可少的工作。电路的输入信号与输出信号之间,以及各级之间的逻辑关系都是通过逻辑分析得到的。逻辑分析仪是分析逻辑的必备仪器,但是价格比较昂贵。没有逻辑分析仪的情况下,给通用示波器增加一个8位数字信号转换电路,也可以实现逻辑分析功能。这个电路由振荡器、计数器、多路选择器和加法器四部分组成,原理图如附图所示。将BNC插座输出的信号接入示波器的Y输入端,示波器的显示屏上会显示出数条横线,每条横线可以显示一位二进     

一种非写回整数除法器的并行结构设计

嵌入式微处理器是近年来国内研究的热点之一,如何以合适的成本实现高效的硬件除法单元是其中的一个技术难点。针对嵌入式微处理器设计的要求,介绍一种基于标准部件的整数除法器。电路用1个标准64位加法器、3个64位寄存器和3个64位多路选择器为主体实现非写回除法算法,在0.09μm工艺下以全定制方法实现的数据通道部分仿真时延为0.92 ns。另外,针对多周期数字系统的基本结构之一硬件循环结构介绍一种逻辑优化方法。