动态重构中总线宏的结构与实现

FPGA动态重构系统通常划分为静态模块和可重构模块,他们之间的通信必须要通过一个固定通路,以使得静态模块和在运行的可重构模块不受正在重构的可重构模块的影响。本文介绍了基于Xilinx器件的可重构系统开发中所使用的用于可重构模块与其他模块通信的称为总线宏的结构,并研究了总线宏的实现方式以及它的控制。     

FPGA可重构系统结构分析与三态总线设计

本文对MCU与FPGA组成系统的结构进行了分析，并以ALTERA FPGA的结构为基础，进行了总线互连的设计。     

FPGA中Slice总线宏的设计实现及应用

对FPGA的动态配置是实现可配置计算的最基本和重要的技术手段.它要求在保证系统正常时序与功能的情况下将暂时闲置模块调出系统,将需要模块调入系统,因此系统与可配置模块间的通信至关重要,总线宏就是连接系统与可配置模块间的固定通道.分析了Slice总线宏的设计方法,针对Virtex-4系列开,GA的特殊性设计实现了带使能控制端口的8位Slice总线宏,并将其应用到某雷达实时告警系统中,经仿真测试,利用该总线宏能够较好地满足雷达告警系统算法模块动态配置的需求.     

基于模块的动态可重构系统设计

可重构计算是介于通用处理器和ASIC之间的全新计算解决方案,是一种即保留了硬件计算的速度性能,又兼具软件编程情况灵活性的算法实现方式.介绍了基于模块的动态可重构系统设计方法和模块间的通信方式.实现了基于单片Xilinx Virtex-Ⅱ Pro FPGA片上动态自重构系统,可在系统运行时以较短的时间开销灵活加载所需的重构功能模块,充分体现了可重构计算的性能与速度的优势.     

嵌入式单片自重构平台体系结构的实现

讨论了在Xilinx开发平台上利用FPGA动态重构技术实现自重构系统的方法以及流程。系统中包含静态和动态两种模块,采用Xilinx的基于模块的动态重构设计方法实现。静态模块和动态模块通过一个称为总线宏的结构通信,由嵌入式硬核处理器PPC405控制Xilinx的内部访问接口(ICAP)完成重构。实验表明采用自重构技术可以在单片FPGA上实现复杂的可重构系统。     

动态可重构系统的CAN总线通信系统设计

针对动态可重构系统中的通信系统具有灵活性和可扩展性的特点,设计并实现了可重构系统中的CAN总线通信系统。CAN总线通信系统以SJA1000为总线控制器、PCA82C250为总线收发器,设计了硬件接口电路,采用Verilog HDL进行了软件设计。论文阐述了CAN总线软件设计的过程,并对软件程序在Modelsim中进行了仿真测试,仿真结果验证了CAN总线通信系统设计的正确性和合理性。     

局部动态可重构FPGA进程式调度系统设计与实现

针对6G时代多样的边缘计算要求,基于FPGA上的可重构技术可以实现更低的时延同时提供多样性的服务。基于局部动态重配置的思路,使用ICAP接口对FPGA资源进行重新配置,从而实现FPGA逻辑上的局部动态可重构方案。借鉴操作系统中软件进程管理的思想,基于Linux操作系统中引入硬件进程的概念,这样可以将一整块FPGA资源划分为多个小的FPGA资源块,每一个小的可重构的FPGA资源块都可以抽象成为一个硬件进程,硬件进程实际并不运行在CPU上而是运行在FPGA逻辑资源区域中,在操作系统上只是硬件进程的软件语言描述。由此,设计出CPU加FPGA的硬件方案来实现局部可重构系统,并在Xilinx公司Zynq系列芯片上进行了验证,将FPGA硬件资源进行进程式调度以及资源分配,大大提高了FPGA硬件资源的利用率以及灵活性。     

基于模块化设计方法实现FPGA动态部分重构

介绍了Xilinx FPGA的配置原理和FPGA模块化设计流程以及划分重构模块的原则.通过一个实例介绍了采用模块化设计方法实现Virtex-E FPGA动态部分重构的过程,能使重构模块在系统运行时改变其逻辑功能,而固定模块逻辑功能不中断,同时器件的重构时间大大减少.     

基于FPGA的动态可重构体系结构研究

提出了一种基于FPGA的动态可重构系统的设计方案。该系统以协处理器的形式与LEON2通用处理器构成主/协处理器结构，并通过寄存器与网络来保存和传递数据流和配置流，实现了二者的优势互补。以具体实验对该方案进行了验证。     

子系统的动态重构

本文主要讨论了动态重构特性及其发展现状,介绍了利用Ｘｉｌｉｎｘ ＸＣ６２００ ＦＰＧＡ进行系统动态重构的方法。     

动态可重构总线数据传输管理方法设计与实现

为实现总线多通道数据并发高速传输与容错,解决故障状态下的总线数据动态重构问题,设计一种动态可重构总线数据传输管理方法。采用四体先入先出队列(FIFO)进行数据缓冲存储,利用通道故障状态表,通过4×32矩阵开关数据,传输管理阵列组织与4个FIFO缓冲区及所有有效通道间的数据传输。在8通道系统中的实验结果表明,最高通信速率可达到800 Mb/s,能对7个通道故障进行动态容错。     

FPGA动态可重构理论及其研究进展

近年来,随着微电子技术和计算机技术的发展,尤其是大规模现场可编程门阵列FPGA的出现,实时电路重构技术逐渐成为国际学术界的研究热点;基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用;文章介绍了基于FP-GA动态可重构技术的原理、分类,重点讨论了动态可重构的实现方法及两种技术,并给出了系统重构设计的流程,同时,介绍了基于FPGA动态可重构技术已取得的成功应用,最后展望了FPGA动态可重构技术的发展前景,并指出了有待解决的问题.     

基于动态部分重配置技术的自动测试系统研究

为了在不中断自动测试系统运行的情况下,将实现不同测试功能的比特流文件下载到其板载FPGA中,对动态部分重配置技术进行了研究;研发了一套基于CPCI架构的测控应答机自动测试系统;自动测试系统利用动态部分重配置技术和PCI总线技术,由主控计算机软件将满足不同测试需求的部分重配置比特流文件通过PCI总线动态下载到板载FPGA中,且不影响测试系统的正常运行;测试表明利用动态部分重配置技术,自动测试系统可以将以往需要多块板卡才能实现的功能集成到一块板卡中,大大增加了系统的集成度,并有效降低了系统的硬件成本,同时也能够使自动测试系统具备在线升级功能,增加了系统的设计灵活性。     

胚胎电子系统动态重构的设计与实现

胚胎电子系统是一种具有自诊断、自修复、自复制能力的仿生硬件;为实现胚胎电子系统的故障修复与硬件复用等功能,设计了支持动态重构的配置控制电路;该配置控制电路针对胚胎电子系统的结构特点,利用其自身的多页存储器,实现了基于多页存储器快速切换的动态重构,可以实现胚胎电子系统基于模块的功能切换与硬件资源的复用;仿真实验表明,配置数据可以在线的下载到配置存储器中,下载过程中不影响其它模块的正常运行,满足胚胎电子系统动态重构的需要。     

航空总线接口通信系统的设计与实现

采用现场可编程门列阵设计ARINC429,MIL-STD-1553B航空总线接口通信系统,实现总线设备之间的互联。介绍该系统的硬件结构、总线协议的模块划分及其内部结构。在Quartusll中利用VHDL语言进行编程,并用专门的综合工具Synplifypr08．1对设计进行优化,通过将程序下载到硬件中,验证设计的准确性和可靠性。     

双CAN总线接口在ARM上的实现

基于高级精简指令微处理器（ARM）技术的处理器已经普遍应用于工业控制、汽车电子等各个领域。区域网络控制器（CAN）总线也已广泛应用于这些领域,但大多数的ARM9系列芯片还没有在片内集成CAN总线的控制器,需要在板级进行扩展。选用SJAl000器件作为CAN总线控制器,详细论述了在ARM系统中进行双CAN总线接口扩展的实现方法。     

基于Avalon总线的双口RAM与PCI总线数据交换的设计

基于 实验室的某 同步数据采集卡 项目 要求, 需要设计一个数据共享存储器 。 对此项目进行研究分析后, 在 可编程逻辑器件 FPGA 的基础上 设计 了 基于 Avalon 总线 的 单时钟真双端口 模式 的双口 RAM 共享存储器 。 设计该存储器的目的是实现 数据在 FPGA 和上位机之间的双向传输, 为了避免 数据在高速 交换时信息丢包的 现象 的出现 采用奇偶 交换 页的 关键 思想完成 该项目 数字量和时标信息 的 交换。 最后对 所设计的 基于 Avalon 总线的 单时钟真双端口 模式的 RAM 进行 功能方面的 验证测试, 对结果进行了分析发现 所设计的双口 RAM 实现了 数字量和时标信息 在 FPGA 与 计算机 之间 高速有效且不丢包的实时传输。 该设计充分利用了 FPCA 现有 的存储资源,减少了电路设计的复杂性 ,同时达到数据 的 高效率 传输。     

基于FPGA 的局部动态可重构技术研究

可重构技术作为嵌入式系统中软硬件结合的设计方法,在可靠性、系统高集成度方面有很大优势。现场可编辑门 阵列(Field Programmable Gate Array,FPGA)不仅可以满足这些客观需求,还加强了系统的自适应性,降低了开发成本。 文章介绍了动态局部重构的实现方法,并在早期获取部分可重构(Early Access Partial Reconfiguration,EAPR)方法的基础 上加以改进。之后使用 Xilinx 生产的 Virtex-ML403 开发板实现整个设计,验证该方法的有效性,保证系统的稳定,在实 际应用的实现中有利于对资源有效的管理和合理的利用。