板级边界扫描测试多链优化配置方法研究

为提高边界扫描测试效率,提出一种多链边界扫描测试的优化配置方法,其主要思想是按照边界扫描器件内部边界扫描单元数目的多少将芯片分别配置到多条扫描链中以使扫描链的长度尽量相等,从而减少扫描周期;测试过程可分成多个阶段,每个阶段至少有一个芯片完成测试,完成测试的芯片置于旁路以缩短扫描链的长度;通过计算验证该方法能够缩短电路板的测试时间,提高了测试效率。     

边界扫描在数模混合电路板级测试中的设计与应用

针对飞控系统某数模混合电路板测试需求,在不利用外部信号源、信号采集设备的条件下,利用边界扫描技术进行测试系统设计。介绍了PCI-410边界扫描核心套件和ScanWorks测试软件,对边界扫描测试方法进行研究,详细说明了测试系统方案设计、测试流程开发步骤以及测试程序执行方式,并通过实际测试,验证了设计的可行性,为数字电路板和简单的数模混合电路板的测试提供了实用的测试方法和手段,具有很好的应用价值。     

一种边界扫描测试技术的扩展运用探讨

利用边界扫描技术,对边界扫描器件到悬空插头间的开路故障测试比较困难;通过借鉴国外的研究经验,将边界扫描技术与在线测试技术相结合,用边界扫描器件发送信号,感应电容接收信号的方法,测试电容值大小,来判断节点是否开路,实现开路故障的测试;通过实际模拟验证,得到开路故障节点电容值明显小于正常状态的电容值,判断出了开路的故障节点;因此,证明了方法的可行性,最后对存在的利弊进行了分析总结,期望对国内相关领域的理论研究和实践应用提供有益的参考。     

基于边界扫描的板级互连测试及测试向量生成

针对现有测试向量的不足,该文介绍了边界扫描的基本原理和结构并且分析了测试算法,重点论述了在互连测试中向边界扫描单元预装测试向量和提取响应的方法,最后提出了一种可施加于电路板扫描链上的测试向量生成方法。实验结果表明,该方法思路清晰,能够检测被测电路板中多条扫描链的固定0、固定1、短路和开路故障。     

边界扫描技术在VLSI电路设计中的应用研究

边界扫描技术（BST）是一种新型的VLSI电路测试方法,但在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和仿真结合起来一直是一个亟待解决的问题;为解决上述问题,在大规模集成电路设计中采用逻辑可编程扫描链方法,利用边界扫描技术对电路板进行测试,实验证明采用逻辑可编程扫描链方法可有效的解决测试与在线编程（或在线仿真）的兼容问题。     

一种嵌入式边界扫描测试数据压缩及合成方法

随着嵌入式测试概念的产生,边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌入式测试方法,成为板级乃至系统级故障检测的新研究方向;嵌入式边界扫描是电路板级故障检测的必然发展趋势;文中首先介绍了嵌入式边界扫描技术,然后提出了一种嵌入式边界扫描测试数据压缩及合成方法,阐述了嵌入式边界扫描的数据生成及下载,最后以某数字电路板为对象进行了嵌入式边界扫描测试验证,并给出结论;总体上,嵌入式边界扫描测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本.     

支持SVF的边界扫描测试系统的设计与实现

边界扫描技术是一种完整的、标准化的可测性设计方法,它提供了对电路板上器件的功能、互连等进行测试的新途径.本设计实现了一种能够自动生成SVF测试图形的边界扫描测试系统,然后利用该系统进行了PCB板级的扫描链完整性测试和芯片互连测试,测试结果分析表明系统可以检测出被测对象的故障类型.     

基于边界扫描的板级测试向量自动生成

针对现有测试向量存在的不足,提出一种可施加到电路板扫描链上的测试向量自动生成方法,该方法利用被测电路的网络表文件和边界扫描描述语言文件,获取器件互连关系、边界扫描信息及扫描链路结构,结合测试算法生成板级测试向量,根据扫描链数目及连接关系将其扩展并生成可施加到扫描链上的链路级测试向量。实验结果表明,该方法能检测被测电路中多条扫描链的固定0、固定1、短路和开路故障,为测试系统提供了实用高效的测试向量。     

基于FPGA的电路板自动测试技术研究

军用电子装备中含FPGA器件的电路板的测试诊断一般采用边界扫描技术、Ⅵ曲线测试技术以及边界扫描和外部输入矢量相结合的方法;边界扫描技术无法进行外围器件的测试;Ⅵ曲线测试技术由于不能测试器件的逻辑功能及内部节点,故障覆盖率相对不高;边界扫描和外部输入矢量相结合的方法无法判断FPGA器件工作是否正常,因而不能完成整板功能的测试;综合应用ATE技术、VITAL标准和LASAR仿真技术,提出一种含FPGA器件电路板的自动测试思路,解决含FPGA器件电路板的自动测试问题.     

基于SCANWORKS的模数混合电路板测试程序集设计

针对某型指控系统中的模数转换电路板上含有复杂可编程逻辑器件CPLD以及多路模数转换单元的测试与诊断问题;运用边界扫描测试技术及PXI仪器总线技术研制了该指控系统的板件测试设备,介绍了边界扫描测试软件SCANWORKS,详细说明了利用SCANWORKS软件开发该指控系统模数转换电路板的测试程序集(TPS)的测试方案设计、测试过程和测试结果分析等内容;使用设计的测试程序集对该种模数转换板进行测试和诊断,故障覆盖率达到97.1%;该测试与诊断方法的研究同样适用于其他复杂板件的维修测试与诊断,具有非常重要的实用价值。     

带有非边界扫描器件的混装电路的扫描链优化配置

在混装电路中,由不同的非边界扫描器件所组成的簇所需要的测试向量的数目可能是不同的,根据不同的簇所需要的测试向量的不同,可以将整个测试过程分为不同的测试阶段,每个测试阶段过后都会有一个或者多个扫描芯片处于bypass状态,而此时其长度只有1,也就是说每一个扫描链的长度是随着测试矢量的移出而变化的,整个扫描链的配置过程中,需要考虑这样两个问题：如何将扫描芯片分配给各条扫描链以及如何排列各条扫描链中扫描芯片的顺序,提出了一种如何配置单链的方法,即优化配置扫描芯片在扫描链中的顺序,这种方法同样可以被应用到多链.     

类蜂巢结构快速样机平台的可测试性设计

类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台，采用类似蜂窝状的系统结构。根据该样机平台特点，采用边界扫描技术进行板级和系统级的可测试性设计，扫描链路可以灵活配置，不仅能实现边界扫描测试，还能实现对可编程器件的在线编程，方便了样机平台的测试和调试工作，缩短了系统开发周期。     

基于边界扫描技术的复杂电子设备系统级测试研究

以提高复杂电子设备系统级测试能力为目的,在对边界扫描技术进行研究的基础上.论述和总结了基于边界扫描的电子设备系统级测试的硬件结构、测试方案和测试装置,并提出了软件系统的结构设计;同时,按照IEEE1149.5标准的MTM—BUS总线进行了结构设计和功能仿真;实验结果表明,基于边界扫描的系统级测试技术能够广泛应用于现代电子设备,特别是MTM—BUS总线结构具有快速、准确、简单等特点;该研究和设计不仅对复杂电子设备系统级测试技术进行了总结,而且对改善电子设备系统级测试性能具有十分重要的指导意义。     

基于VXI总线的多功能边界扫描控制器的研制

根据系统级边界扫描测试技术的需求,研制了基于VXI总线的多功能边界扫描测试控制器,具备三种操作模式：IEEE1149．1TAP模式、IEEE1149．5主控制器模式和从控制器模式;由上位机控制模件组态到期望的模式,模件上的TAP口控制器产生1149．1测试信号,提供给JTAG口用于通过TDO／TDI扫描链对被测目标板进行边界扫描测试;IEEE1149．5主控制器可完成和从控制器间的通讯以便对机箱或子系统级中可测试性模件进行边界扫描测试,兼容于BSDL和EDIF文件格式的自动测试向量生成软件可实现多种扫描测试功能。     

JTAG边界扫描技术在高速路由器硬件测试中的应用

硬件系统的规模越来越大,复杂度越来越高,对其进行测试也越来越困难,JTAG边界扫描技术较好地解决了传染测试的不足。但是在高速路由器的体系结构中,应用JTAG边界扫描进行插件导通测试遇到了困难,介绍了JTAG边界扫描的概念及基本协议,针对高速路器的硬件结构,提出了一种灵活利用JTAG边界扫描进行插件导通测试的方法,并详细介绍了该工作方法的工作原理及实现。     

A built-in test module for fault isolation

A broad-level implementation of signature analysis that uses a built-in test module called a testing switch is presented. It is shown how board designers can incorporate the testing-switch modules to reduce the time it takes to isolate faulty chips. Both the test time and the power overhead are better with the testing-switch implementation than with schemes using built-in logic block observer circuits. The proposed technique is especially useful when boundary scan and self-test cannot be implemented in every chip of a board     

边界扫描技术及其在PCB可测性设计中的应用

阐述了边界扫描技术的基本原理,从设计方法、优化策略及实现技术等方面,对基于边界扫描技术的PCB可测性设计进行了研究,并给出了具体的实现方法;以对某海军导弹通用测试系统中的数据采集电路板进行改进为例,实现了该电路板的可测性设计;经验证,该方法有效地缩短了数据采集电路板的开发周期,降低了其维修测试费用,因而将具有更为广泛的应用前景.     

基于BSDL和Protel网表的BST向量生成软件

分析电路的Protel设计文档中网表文件描述的器件电气连接信息和所采用器件的BSDL文件所描述的边界扫描特性,然后生成逻辑测试向量,再进一步根据网络中驱动与响应点来影射到扫描过程中的测试数据,实现电路中stack-at-1、stack-at-1、短路和开路等故障.     

边界扫描测试算法的分析与优化

伴随着电子技术和边界扫描测试技术的飞速发展,新的边界扫描测试算法也在不断涌现；而边界扫描测试的算法,一般都是指在互联模型的基础上,边界扫描测试向量的生成算法；生成合理的测试向量集可以以最短的测试时间来覆盖尽可能多的故障；从对一些常用的边界扫描测试算法进行了粗略的分析,到后来对等权值算法和二进制计数算法进行了详细的分析,通过引入和分析边界扫描测试算法的定理、公式以及推论等,分别提出了等权值优化算法和权值递加算法；与优化前的算法作为比较,等权值优化算法降低了征兆混淆出现的概率,而权值递加算法同时降低了征兆误判率和征兆混淆率；综合分析,新的算法更好的权衡了测试向量集的完备性指标和紧凑型指标。     

三维IP核绑定前后总测试时间的优化方法

为了减少三维IP（Intellectual Property）核绑定前和绑定后的测试总时间,提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上,用BFD算法将扫描元素分配到各条测试外壳扫描链,以减少绑定后的测试时间。再用提出的AL（Allocate Layer）算法将扫描元素分配到各层电路中,使得绑定前各条测试外壳扫描链的长度也能够平衡,以减少绑定前的测试时间和TSVs数量,并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明,与国际上已有的方法相比,所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%,并且三维IP核各层电路所含的扫描元素总长度更加均衡。