基于FPGA的大围数QC_LDPC码的译码器

针对QC_LDPC码的短环对码性能的重要影响,采用了1种围数为8的QC_LDPC码设计。算法首先分别对3个不同的子矩阵进行移位运算,每个子矩阵分别与它们移位后生成的子矩阵共同组合形成1个新的子矩阵,然后再将新生成的3个子矩阵组合成1个矩阵构成基阵,最后将该矩阵转置后用单位矩阵及其移位矩阵随机扩展即可得到所需校验矩阵。根据该校验矩阵的特殊结构,采用分层迭代译码算法,选用Altera公司的Stratix III系列FPGA,实现码率为1/2、码长为3456的正规(3,6)QC_LDPC码译码器的布局布线。     

一阶RM码的一种简单编译码实现方法

本文在介绍一阶Reed-Muller码（简称RM码）的通用编码和检错、纠错编译码算法的基础上,根据实际工作经验,提出了一种使用查找表方式的简单编译码实现方法,并将其应用于DVB-S2标准的新一代卫星广播信道编解码器设计实现之中。     

一种基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,详细论述了各个子模块;最后给出了系统仿真的误码率图形。     

一种改进的QC_LDPC码在MIMO-OFDM系统中的性能研究

由于规则的QC码的校验矩阵是奇异的,那么虽然QC码在硬件上较之于一般的LDPC码更容易实现,但是其性能往往比一般的LDPC码对系统的性能要差,为此本文基于此种考虑,设计了一种新的快速编码的不规则QC码,FQC-LDPC码,并就其构造方法和在MIMO-OFDM系统的性能进行了研究.     

一种改进的极化码置信译码器

在极化码置信（ BP）译码的因子图中,当承载确定信息的节点的对数似然信息计算错误时,可以被检测到。此时,对于因子图中参与该似然信息计算的节点,引入一个修正参数,以修正该节点承载的信息的对数似然信息。修正参数可以由密度进化的高斯近似算法得到。给出了置信译码原理及相应的改进算法,最后给出了复杂度分析和性能仿真。数据结果表明,在牺牲很小的复杂度的条件下,相比原算法,修正算法能够获得0.2 dB左右的比特信噪比增益。     

Golay码的一种新译码算法

本文提出(24,12)扩展Golay码的一种新的译码算法,并证明其实现了最大似然译码。与现有的译码算法比较,本文的译码法有许多优越之处。同时它还可以推广到其它具有良好代数构造的分组码的译码。     

基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,对分量译码器做了详细论述,给出了各子模块原理和ModelSim仿真图形;最后给出了系统仿真的误码率图形。     

一种改进ARA码的设计及优化

给出了一种无四环改进ARA码的设计方法。该方法采用级联两个RA码,并通过优化编码器来构建其奇偶校验矩阵。得到的码不仅能消除4环,而且具有更灵活的度分布。另外,采用EXIT技术对度分布进行了优化。研究结果显示,基于BP译码的中等长度的改进ARA码的错误平层比ARA码更低。     

一种新的终止LDPC迭代译码算法

在传统的卫星广播系统中,信道纠错通常采用BCH码级联LDPC码的方案以达到良好的误码率性能,例如DVB-S2系统。作为内码的LDPC码通常采用迭代译码,且迭代次数较高才能实现比较好的系统性能。借助BCH级联LDPC的结构,文中提出了将BCH检错嵌套进LDPC每一次迭代译码过程中的新的迭代译码结构。仿真结果表明,新算法以较低的BCH码检错运算复杂度换取了LDPC码迭代次数的明显下降,从而极大降低了迭代译码总体复杂度和译码时延,且整体纠错性能与原始LDPC译码后BCH纠错的算法相比基本保持不变。     

一种乘积码译码器设计方案的研究

介绍了一种乘积码迭代译码器的硬件设计方案。基于软判决译码规则,使用VHDL硬件描述语言,提出了基于Modelsim6.Oa仿真平台的两维乘积码的EDA实现方法,给出了仿真波形,迭代次数为四次时最大译码速率可达到50Mbit/s,并通过了在Xilinx公司的FPGA芯片XC2S200上的综合验证实验。该译码器的功能仿真和硬件实现都证明了这种方案的可行性和正确性。     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

一种改进的基于部分信息喷泉码度分布设计

与传统的喷泉码相比,基于反馈信息的喷泉码可以有效降低译码开销,其编码所采用度分布则是喷泉码设计的关键,本文提出一种适用于反馈喷泉码的基于部分信息度分布构造方法.该方法首先提出具有较小译码开销的最佳单项式度分布函数,并将其与传统的SRSD度分布相结合,然后通过参数调整可以获得修正后的ISRSD度分布函数.仿真结果表明在已知部分信息的喷泉码中,与传统的SRSD度分布函数相比,采用ISRSD度分布函数进行编码使其性能得到明显的提高.     

LDPC码的译码算法

介绍了LDPC(低密度奇偶校验码)码的BP算法和基于BP的简化译码算法，并在AWGN(加性白高斯噪声)环境下进行了各自的仿真。通过误码性能和译码复杂度两方面的比较表明BP算法的性能更优越，但简化算法的复杂度相对来说有大幅的下降。     

LT码的增强型BP译码算法

传统的LT码采用的BP译码算法,当不存在度1编码分组时会导致BP译码算法失败,不能继续译码.为了提高译码的成功率,分析了剩余编码分组的结构,提出LT码的再次译码算法(Again Belief Propagation decoding algorithm,ABP).算法主要思想是BP译码失败后,查找满足条件的可译结构,继续译码,直到译码成功或再次失败,如果失败重复上面步骤直到译码成功或可译结构不存在,从理论上分析了可译结构存在的概率.仿真结果显示译码成功率得到提高.     

BCH码译码器的FPGA实现

在通信领域,差错控制技术能有效地改善通信系统的传输性能。作者在本文中探讨了BCH码的译码算法,并用Altera FPGA 实现了BCH(31,21)码的两种硬件译码。一种是串行译码;另一种是并行译码。取得了令人满意的结果。     

一种低复杂度的Log-MAP译码器结构

根据实际中Turbo译码器硬件实现的重要性,提出了一种适合于并行计算的改进Log-MAP译码算法,即在其译码计算中间参数的过程中,将具有n个输入变量的最大近似算法max*运算简化为取最大值的max运算和相关函数的计算,减少了存储量,有效实现了低复杂度的Turbo译码器的硬件结构。将此改进的算法应用于CCSDS标准和Wi MAX标准中,仿真结果表明,所提出的简化的近似算法与传统的Log-MAP算法对比,有效降低了译码复杂度和时延,而且纠错性能接近Log-MAP算法,便于实际工程应用。     

47Mb／sRS码译码器的实现

介绍了作者研制的用于数字磁记录器的（１２８，１１８）ＲＳ码和（１６２，１５４）ＲＳ码译码器的实现过程。该译码器采用ＢＭＬＦＳＲ－Ｃｈｉｅｎ－Ｆｏｒｎｅｙ译码算法并作了适当的修改。由于采用了流水线处理结构和可编程的逻辑器件以及某些关键环节上的优化设计，使得该译码器具有体积小、速度高等性能。     

LT码编译码分析及改进

数字喷泉码是一类不受限的纠错码,即从原始数据分组编码产生的编码分组序列是无限的。通过研究数字喷泉码中译码终止的原因,得出在数字喷泉码中,译码终止是由于缺少度数为1的编码包,导致译码提前终止以至译码失败。注意到度数为2的编码包在整个编码包中占有很高的比例;因此,将数据包分成两组,在度数为2时,分别从两组中取出数据,这样可以有效地提高数据的覆盖率,降低译码提前终止的概率。通过对编码算法的改进,提高整个数字喷泉码的译码成功率。     

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。