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Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点. 相似文献
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本文首先介绍维特比译码器的结构,然后介绍设计专用集成电路应考虑的问题,并给出两个专用集成电路的设计实例。 相似文献
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This letter presents a power efficient 64‐state Viterbi decoder (VD) employing a two‐stage radix‐4 add‐compare‐select architecture. A class of VD architectures is implemented, and their hardware complexity, maximum operating speed, and power consumption are compared. Implementation results show that the proposed VD architecture is suitable for multiband orthogonal frequency‐division multiplexing (MB‐OFDM) ultra‐wideband (UWB) systems, which can support the data rate of 480 Mbps even when implemented using 0.18‐μm CMOS technology. 相似文献
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一种高速Viterbi译码器的优化设计及Verilog实现 总被引:2,自引:7,他引:2
文章设计了一种高速Viterbi译码器,该设计基于卷积码编码及其Viterbi译码原理,完成了Viterhi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。 相似文献
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使用一种新的Viterbi译码器设计方法来达到高速率、低功耗设计。在传统Viterbi译码器中,ACS(add-compare-select)单元是基于radix-2网格设计的,而这里将介绍一种新的ACS设计方法,即基于radix-4网格的ACS单元设计。每个这样的ACS单元将有4路输入,即在每个时钟周期能够处理两级传统的基于radix-2设计的两级网格。同时在这里的Viterbi译码器设计中采用了Top-To-Down设计思想,用Verilog语言来描述RTL电路层。并用QuartusII软件进行电路仿真和综合。用本算法在33.333MHz时钟下实观在Altera公司的APEX20KFPGA的64状态Viterbi译码器译码速率可达8Mbps以上,且仅占用很小的硬件资源。采用此方法设计的高速Viterbi解码器SoftIPCore可应用于需要高速,低功耗译码的多媒体移动通讯上。 相似文献
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设计了一个可重用、可升级的基四流水线结构Viterbi译码器.设计中采用了基四流水、前向追踪、同址写回和分块管理技术,并利用处理单元(PE: Process Element)互联技术,对译码器的结构进行了抽象和参数化处理,使卷积码生成多项式、PE个数和回溯深度等可根据实际需要重新配置.在TSMC 0.18 μm CMOS 工艺下, 成功地实现了带删除的64状态(4,1,6) Viterbi 译码器,电路规模仅3万门,译码速率可达12.5 Mbps,功耗为15 mW;在ST 0.13 μm CMOS工艺下,也获得了同样的性能,功耗仅为4.7 mW.该Viterbi译码器已被应用于DAB接收机芯片中. 相似文献